KR100390974B1 - Semiconductor device - Google Patents
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Abstract
웨이퍼 레벨의 테스트를 위하여 사용되는 접속패드와 특정된 동작이 이루어지는 로직회로간에 분리회로를 구현하여 웨이퍼 레벨의 테스트 후 접속패드를 로직회로와 전기적으로 분리시킴으로써 반도체 디바이스는 성능 저하가 방지된다.The semiconductor device is prevented from degrading by electrically separating the connection pad from the logic circuit after the wafer level test by implementing a separation circuit between the connection pad used for the wafer level test and the logic circuit for which the specific operation is performed.
이를 위하여 반도체 디바이스의 패키지에 몰딩되는 다이에 특정 동작을 수행하기 위한 로직 회로들과, 리드와 전기적인 접속을 이루는 제 1 접속패드들과 웨이퍼 레벨에서 테스트를 위하여 이용되는 제 2 접속패드들이 구성되고, 제 2 접속패드들과 로직회로간의 전기적인 연결상태를 분리하는 분리회로가 구성된다.To this end, logic circuits for performing a specific operation on a die molded in a package of a semiconductor device, first contact pads in electrical connection with the leads, and second contact pads used for testing at the wafer level are configured. In addition, a separation circuit is configured to separate an electrical connection state between the second connection pads and the logic circuit.
따라서, 웨이퍼 레벨의 테스트 이후 분리 회로와 제 2 접속패드의 전기적인 연결 상태가 단락되어 로직회로에 인가되는 동작용 전압이 안정화된다.Therefore, after the wafer level test, the electrical connection state between the separation circuit and the second connection pad is shorted to stabilize the operating voltage applied to the logic circuit.
Description
본 발명은 반도체 디바이스에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨의 테스트를 위하여 사용되는 접속패드와 특정된 동작이 이루어지는 로직회로간에 분리회로를 구현하여 웨이퍼 레벨의 테스트 후 접속패드를 로직회로와 전기적으로 분리시킴으로써 성능의 저하를 방지하는 반도체 디바이스에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to implement a separation circuit between a connection pad used for a wafer level test and a logic circuit in which a specific operation is performed to electrically connect the connection pad to a logic circuit after a wafer level test. The present invention relates to a semiconductor device which prevents deterioration of performance by separating.
통상, 반도체 디바이스는 웨이퍼 레벨의 제조 공정과 어셈블리 공정을 거쳐서 패키지로 제조된 후 완제품으로 출하된다.Typically, semiconductor devices are packaged through wafer-level manufacturing and assembly processes and then shipped as finished products.
웨이퍼 레벨의 제조 공정은 산화, 식각, 포토, 증착, 이온주입 등과 같은 단위 공정들로 이루어지며, 어셈블리 공정은 쏘잉, 다이 본딩, 와이어 본딩, 마킹, 몰딩 등과 같은 단위 공정들로 이루어진다. 그리고, 웨이퍼 레벨에서나 어셈블리 공정에서 각 단위 공정 별로 테스트가 이루어지며, 웨이퍼 레벨의 제조 공정이 완료된 후 다이(die) 별로 칩의 양호, 불량을 판정하기 위한 테스트가 이루어진다.The wafer level manufacturing process consists of unit processes such as oxidation, etching, photo, deposition, ion implantation, etc., and the assembly process consists of unit processes such as sawing, die bonding, wire bonding, marking, molding, and the like. Then, a test is performed for each unit process at a wafer level or an assembly process, and a test for determining good or bad chips for each die is performed after the wafer level manufacturing process is completed.
다이는 내부에 특정한 기능을 갖는 다양한 로직회로들과, 외부와 로직회로들을 전기적으로 연결하기 위한 접속 패드들을 갖는다. 그리고, 접속 패드들은 실제 동작에 필요한 신호들의 입출력을 위한 것들과, 웨이퍼 레벨의 테스트에서 사용되는 것들로 구분되며, 웨이퍼 레벨의 테스트에서 사용되는 접속 패드들은 패키징 과정 이후에는 플로팅 상태로 방치된다.The die has various logic circuits having specific functions therein and connection pads for electrically connecting the logic circuits with the outside. The connection pads are classified into those for input / output of signals necessary for actual operation and those used in a wafer level test, and the connection pads used in the wafer level test are left in a floating state after the packaging process.
이러한 웨이퍼 레벨의 테스트용 접속 패드는 부가적인 캐패시터를 형성하는 결과를 초래함에 따라서 로직 회로의 성능이 저하되며, 접속 패드에 연결된 배선을 통하여 노이즈가 유입되어서 로직 회로는 정상적인 동작이 어려운 문제점이 있다.Such wafer-level test connection pads result in the formation of additional capacitors, thereby degrading the performance of the logic circuit, and noise is introduced through the wires connected to the connection pads.
특히, 이러한 문제점들은 로직회로의 동작을 위하여 제공되는 전압의 파형을 왜곡시킴으로써 오동작이 유발되는 문제점이 있다.In particular, these problems have a problem that a malfunction occurs by distorting the waveform of the voltage provided for the operation of the logic circuit.
본 발명의 목적은 불필요한 반도체 디바이스 내의 다이에 형성된 접속 패드와 로직 회로의 불필요한 전기적 접속을 단속하여 부가 캐패시터와 노이즈 유입에 따른 오동작을 방지함에 있다.An object of the present invention is to intervene unnecessary electrical connection of a connection pad and a logic circuit formed on a die in an unnecessary semiconductor device to prevent malfunction due to the introduction of additional capacitors and noise.
도 1은 본 발명에 따른 반도체 디바이스의 바람직한 실시예를 나타내는 도면1 shows a preferred embodiment of a semiconductor device according to the invention
도 2는 도 1의 분리회로의 제 1 실시예를 나타내는 회로도2 is a circuit diagram illustrating a first embodiment of the separation circuit of FIG. 1.
도 3은 도 1의 분리회로의 제 2 실시예를 나타내는 회로도3 is a circuit diagram illustrating a second embodiment of the separation circuit of FIG. 1.
도 4는 도 1의 분리회로의 제 3 실시예를 나타내는 회로도4 is a circuit diagram illustrating a third embodiment of the separation circuit of FIG. 1.
도 5a 및 도 5b는 본 발명에 의하여 Vref가 안정화되는 것을 설명하기 위한 파형도5A and 5B are waveform diagrams for explaining that Vref is stabilized according to the present invention.
본 발명은 반도체 디바이스의 패키지에 몰딩되는 다이에 특정 동작을 수행하기 위한 로직 회로들과, 리드와 전기적인 접속을 이루는 제 1 접속패드들과 웨이퍼 레벨에서 테스트를 위하여 이용되는 제 2 접속패드들이 구성되고, 제 2 접속패드들과 로직회로간의 전기적인 연결상태를 분리하는 분리회로가 구성된다.The invention consists of logic circuits for performing a specific operation on a die molded into a package of a semiconductor device, first contact pads in electrical connection with the leads and second contact pads used for testing at the wafer level. In addition, a separation circuit for separating an electrical connection state between the second connection pads and the logic circuit is configured.
따라서, 웨이퍼 레벨의 테스트 이후 분리 회로와 제 2 접속패드의 전기적인 연결 상태가 단락되어 로직회로에 인가되는 동작용 전압이 안정화된다.Therefore, after the wafer level test, the electrical connection state between the separation circuit and the second connection pad is shorted to stabilize the operating voltage applied to the logic circuit.
여기에서, 분리회로는 퓨즈, 안티퓨즈 또는 전송 게이트로 구성될 수 있으며, 전송 게이트가 이용되는 경우 온/오프 제어신호를 제공하는 스위칭 제어회로가 더 구비될 수 있다.Here, the separation circuit may be composed of a fuse, an anti-fuse or a transmission gate, and may further include a switching control circuit for providing an on / off control signal when the transmission gate is used.
그리고, 스위칭 제어회로는 D-플립플롭과 같은 레지스트로 구성될 수 있다.The switching control circuit may be composed of a resist such as a D-flip flop.
이하, 본 발명에 따른 반도체 디바이스의 바람직한 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 웨이퍼 레벨의 테스트 과정에서 사용되는 접속 패드와 내부 로직 회로 간의 전기적인 접속을 단속하여 공급 전압을 안정화시켜서 성능을 개선시키는 것이다.The present invention improves performance by stabilizing the supply voltage by interrupting the electrical connection between the connection pad and internal logic circuits used in wafer level test procedures.
이를 위하여 실시예가 도 1과 같이 구성된다.To this end, the embodiment is configured as shown in FIG.
구체적으로, 패키지(10)에는 몰딩된 내부에 다이(12)가 구성되고, 와이어(22)를 통하여 다이(12)와 전기적으로 접속되는 리드(14)가 구성된다.Specifically, the package 10 includes a die 12 formed in a molded interior, and a lead 14 electrically connected to the die 12 through a wire 22.
반도체 디바이스가 메모리 소자인 경우, 다이(12)는 내부에 데이터를 저장하기 위한 메모리(도시되지 않음)와 메모리에 데이터의 리드와 라이트를 제어하기 위한 컨트롤신호들을 제공하는 로직회로(16)가 구성된다. 그리고, 다이(12)는 로직회로(16)와 리드(14)를 와이어(22) 본딩을 이용하여 전기적으로 접속시키기 위한 접속 패드들(18a, 18b)이 구성되며, 이들은 반도체 디바이스의 동작을 위한 데이터와 컨트롤 신호 등의 통신을 위한 용도로 구성되는 접속 패드들(18a)과 웨이퍼 레벨의 테스트를 위하여 로직회로(16)를 테스트 설비의 프로브 핀들(도시되지 않음)과 전기적으로 접속시키기 위한 용도로 구성되는 접속 패드들(18b)로 구분된다. 실시예를 나타내는 도 1에서 테스트를 위하여 구성되는 접속패드(18b)는 하나만 도시되었다.When the semiconductor device is a memory element, the die 12 includes a memory (not shown) for storing data therein and a logic circuit 16 for providing control signals for controlling reading and writing of data to the memory. do. In addition, the die 12 includes connection pads 18a and 18b for electrically connecting the logic circuit 16 and the lead 14 using wire 22 bonding, which are used for the operation of the semiconductor device. Connection pads 18a configured for communication of data and control signals, etc. and for electrically connecting logic circuit 16 with probe pins (not shown) of the test fixture for wafer level testing. It is divided into connection pads 18b. In FIG. 1, which shows an embodiment, only one connection pad 18b is shown.
그리고, 테스트를 위한 접속 패드(18b)와 로직 회로(16)의 사이에는 분리회로(20)가 구성된다.In addition, a separation circuit 20 is formed between the connection pad 18b for the test and the logic circuit 16.
분리회로(20)는 테스트를 위한 접속 패드(18b)와 로직 회로(16)의 전기적 연결 관계를 단속하기 위한 것으로써 웨이퍼 레벨의 테스트가 이루어질 때까지는 양단이 연결된 상태이나 그 후에는 전기적으로 단락된 상태를 유지시킨다.The isolation circuit 20 is for interrupting the electrical connection between the connection pad 18b and the logic circuit 16 for the test, and is connected at both ends until a wafer level test is performed, or thereafter, an electrical short circuit is performed. Maintain state.
따라서, 웨이퍼 레벨에서 다이(12)는 내부의 로직 회로(16)의 동작 특성을 평가하기 위하여 테스트 설비의 프르브 핀들과 접속 패드(18b)를 통하여 전기적인 접속을 이루고, 웨이퍼 레벨의 테스트가 종료되면 분리회로(20)에 의하여 접속 패드(18b)와 로직회로(16)의 전기적인 연결 상태는 단락된다. 여기에서 분리회로(20)는 모든 접속 패드(18b)에 대하여 일대일로 적용될 수 있다.Thus, at the wafer level, the die 12 makes an electrical connection through the probe pins of the test fixture and the connection pad 18b to evaluate the operating characteristics of the internal logic circuit 16, and the wafer level test ends. The electrical connection state between the connection pad 18b and the logic circuit 16 is shorted by the separation circuit 20. Herein, the separation circuit 20 may be applied in a one-to-one manner with respect to all connection pads 18b.
그러므로, 패키지(10)의 내부에서 테스트를 위한 접속 패드(18b)는 로직 회로(16)에 전기적인 영향을 미치지 못하며, 따라서, 로직회로(16)는 정해진 제어신호 및 동작용 전압이 안정되게 인가됨으로써 동작 특성이 안정화될 수 있다.Therefore, the connection pad 18b for testing in the package 10 does not have an electrical influence on the logic circuit 16, so that the logic circuit 16 stably applies a predetermined control signal and an operating voltage. By doing so, the operating characteristics can be stabilized.
이를 위하여 분리회로(20)는 도 2와 같이 퓨즈(20a)나, 도 3과 같이 안티퓨즈(20b) 또는 도 4와 같이 전송게이트(20c)를 이용하여 구성될 수 있다.To this end, the separation circuit 20 may be configured using the fuse 20a as shown in FIG. 2, the antifuse 20b as shown in FIG. 3, or the transfer gate 20c as shown in FIG. 4.
도 2의 제 1 실시예와 같이 퓨즈(20a)로 분리 회로(20)가 구성된 경우, 웨이퍼 레벨에서 테스트가 이루어진 후 퓨즈(20a)의 연결 상태를 단락시킴으로써 접속 패드(18b)와 로직회로(16)의 전기적인 연결 상태가 분리될 수 있다.In the case where the isolation circuit 20 is configured as the fuse 20a as in the first embodiment of FIG. 2, after the test is performed at the wafer level, the connection state of the connection pad 18b and the logic circuit 16 are shortened by shorting the connection state of the fuse 20a. ) Can be disconnected.
그리고, 도 3의 제 2 실시예와 같이 안티퓨즈(20b)로 분리 회로(20)가 구성된 경우도 제 1 실시예와 같이 웨이퍼 레벨 테스트 이후 접속 패드(18b)와 로직 회로(16)의 전기적인 연결 상태가 단락되어 분리될 수 있다.Also, as in the second embodiment of FIG. 3, when the isolation circuit 20 is formed of the antifuse 20b, the electrical connection between the connection pad 18b and the logic circuit 16 after the wafer level test is performed as in the first embodiment. The connection state can be shorted and disconnected.
또한, 도 4의 제 3 실시예와 같이 전송 게이트(20c)가 접속 패드(18b)와 로직회로(16) 간에 구성되어 웨이퍼 레벨 테스트 이후 이들 간의 전기적인 연결상태가 단락되어 분리될 수 있다.In addition, as in the third embodiment of FIG. 4, the transfer gate 20c may be configured between the connection pad 18b and the logic circuit 16 so that an electrical connection state between them may be disconnected after the wafer level test.
이때, 전송 게이트(20c)는 엔모스 트랜지스터와 피모스 트랜지스터가 소스와 드레인이 공통으로 연결된 구조를 가지며, 전송 게이트(20c)는 스위칭 제어 회로(24)로부터 온/오프 제어신호를 인가받아서 연결 상태를 스위칭한다. 전송게이트(20c)의 내부에는 피모스 트랜지스터의 게이트로 온/오프 제어신호를 반전시켜 인가하기 위한 인버터(INV)가 구성된다.At this time, the transfer gate 20c has a structure in which the NMOS transistor and the PMOS transistor are connected to the source and the drain in common, and the transfer gate 20c is connected to the on / off control signal by the switching control circuit 24. Switch. An inverter INV is configured inside the transfer gate 20c to invert and apply an on / off control signal to the gate of the PMOS transistor.
그리고, 스위칭 제어회로(24)는 레지스터로 구성되며, 일반적인 동작인 경우 온/오프 제어신호를 오프 신호로 제공하고, 패드를 사용하는 웨이퍼 레벨의 테스트 과정에서 온/오프 제어신호를 온 신호로 제공한다.In addition, the switching control circuit 24 is configured with a register, and provides an on / off control signal as an off signal in a normal operation, and provides an on / off control signal as an on signal during a wafer level test process using a pad. do.
이를 위하여 스위칭 제어회로(24)는 D-플립플롭(24a)으로 구성될 수 있으며,이 경우 D-플립플롭(24)의 동작을 위한 클럭신호 CLK와 모드 제어신호 TM가 인가되며, 클럭신호 CLK는 로직 회로(16)에서 사용되는 것을 이용하며, 모드 제어신호 TM은 어드레스 신호를 이용하여 동기식 DRAM의 경우 스페셜 테스트 모드 등에서 이용되는 신호를 이용할 수 있다.To this end, the switching control circuit 24 may be configured as a D-flip flop 24a. In this case, the clock signal CLK and the mode control signal TM for the operation of the D-flip flop 24 are applied, and the clock signal CLK is applied. Is used in the logic circuit 16, and the mode control signal TM may use a signal used in a special test mode or the like in the case of the synchronous DRAM using the address signal.
여기에서 D-플립플롭(24)은 스위칭 제어회로(24)의 일예를 도시한 것일뿐, 스위칭 제어회로(24)는 제작자의 의도에 따라 다양하게 실시되어서 전송 게이트(20c)의 온/오프 상태를 제어하기 위한 온/오프 제어신호를 생성하여 제공하도록 구성될 수 있다.Herein, the D-flip-flop 24 merely illustrates an example of the switching control circuit 24, and the switching control circuit 24 is variously implemented according to the manufacturer's intention, so that the on / off state of the transmission gate 20c is provided. It may be configured to generate and provide an on / off control signal for controlling the.
상술한 바와 같이 본 발명에 의하여 구성되는 실시예들로써 반도체 디바이스에 동작을 위하여 제공되는 기준전압 Vref와 같은 전압들이 안정적으로 제공될 수 있다.As described above, in the embodiments configured by the present invention, voltages such as the reference voltage Vref provided for operation to the semiconductor device may be stably provided.
즉, 종래의 경우, 도 5a와 같이 외부전원전압 Vext와 기준전압 Vref을 오실로스코프로 측정하면, 기준전압 Vref은 PP1의 피크 대 피크 값을 나타내며, 실험적으로 PP1의 진폭은 500㎷ 내지 600㎷ 수준의 불안정한 형태로 측정된다.That is, in the conventional case, when the external power supply voltage Vext and the reference voltage Vref are measured with an oscilloscope as shown in FIG. 5A, the reference voltage Vref represents the peak-to-peak value of PP1. Measured in unstable form.
그러나, 본 발명을 적용한 바, 도 5b와 같이 기준전압은 PP2의 피크 대 피크 값을 나타내며, 실험적으로 PP2의 진폭은 100㎷ 수준으로 안정화된 형태로 측정된다.However, when the present invention is applied, as shown in FIG. 5B, the reference voltage represents the peak-to-peak value of PP2, and experimentally, the amplitude of PP2 is measured in a stabilized form at a level of 100 Hz.
도 5a 및 도 5b의 X축은 nsec 단위의 시간축이고 Y축은 ㎷ 단위의 전압축이다.5A and 5B, the X axis is a time axis in nsec unit and the Y axis is a voltage axis in ㎷ unit.
도 5b의 결과는 본 발명에 의하여 웨이퍼 레벨 테스트에 이용되는 접속패드(18b)가 로직회로(16)에 전기적으로 연결되는 것을 차단함에 따른 효과로써, 그에 따라서 반도체 패키지는 안정적인 동작을 수행할 수 있다.The result of FIG. 5B is an effect of preventing the connection pad 18b used for the wafer level test from being electrically connected to the logic circuit 16 according to the present invention, and thus the semiconductor package can perform a stable operation. .
본 발명에 의하면, 웨이퍼 레벨 테스트에 이용되는 접속 패드가 패키징 이후 로직회로와 전기적으로 단락되므로 로직 회로에 부가 캐패시터가 형성되거나 노이즈가 유입되는 현상이 방지되어서 동작용 전압이 안정적으로 인가되어 반도체 디바이스의 동작 특성이 개선되는 효과가 있다.According to the present invention, since the connection pad used for the wafer level test is electrically shorted with the logic circuit after packaging, an additional capacitor is formed in the logic circuit or noise is prevented from occurring so that an operating voltage is stably applied to the semiconductor device. The operation characteristic is improved.
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