KR100390958B1 - Method of manufacturing a flash memory device - Google Patents
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Abstract
본 발명의 플래시 메모리 소자의 제조 방법은, 반도체 기판의 소정 영역에 제 1 셀 영역과 제 2 셀 영역을 확정하는 단계; 상기 반도체 기판의 제 2 셀 영역에 게이트 산화막을 형성하는 단계; 상기 전체 구조의 표면을 산화시켜 제 1 터널 산화막을 형성하는 단계; 상기 전체 구조 상부에 제 1 폴리실리콘층을 형성하는 단계; 상기 제 1 폴리실리콘층으로 이온을 주입하는 단계; 상기 제 2 셀 영역의 상기 제 1 폴리실리콘층과 상기 제 1 터널 산화막을 제거하여 제 1 폴리실리콘 패턴을 형성하는 단계; 상기 제 1 폴리실리콘 패턴 상부를 포함한 전체 구조 상부에 제2 터널 산화막을 형성하는 단계; 상기 전체 구조 상부에 제 2 폴리실리콘층을 형성한 후 이온을 주입하는 단계; 상기 제 2 폴리실리콘 상부에 HD 산화막을 형성하는 단계; 및 상기 제 1 폴리실리콘 패턴이 노출되도록 전면 식각하여, 상기 제 1 폴리실리콘 패턴과 상기 제 2 폴리실리콘층에 의해 제 1 및 제 2 플로팅 게이트를 형성하는 단계를 포함하여 이루어진다.A method of manufacturing a flash memory device of the present invention includes the steps of: determining a first cell region and a second cell region in a predetermined region of a semiconductor substrate; Forming a gate oxide film in a second cell region of the semiconductor substrate; Oxidizing a surface of the entire structure to form a first tunnel oxide film; Forming a first polysilicon layer on the entire structure; Implanting ions into the first polysilicon layer; Removing the first polysilicon layer and the first tunnel oxide layer in the second cell region to form a first polysilicon pattern; Forming a second tunnel oxide layer on the entire structure including an upper portion of the first polysilicon pattern; Implanting ions after forming a second polysilicon layer on the entire structure; Forming an HD oxide layer on the second polysilicon; And etching the entire surface so that the first polysilicon pattern is exposed to form first and second floating gates by the first polysilicon pattern and the second polysilicon layer.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a flash memory device, and more particularly, to a method of forming a floating gate of a flash memory device.
플래시 메모리 소자의 사용이 다양화되고, 대용량의 메모리 소자를 필요로 함에 따라 새로운 플래시 메모리 소자의 제조 기술의 필요성이 대두되고 있다.As the use of flash memory devices is diversified and a large capacity memory device is required, the necessity of a new flash memory device manufacturing technology is emerging.
플래시 메모리 소자는 플로팅 게이트를 사용하여 전하를 저장하는 메모리 소자로서, 이전에는 플로팅 게이트 간의 간격이 커서 후속 공정에 아무런 영향을 미치지 않았으나 반도체 소자가 고집적화될 수록 플로팅 게이트간의 간격이 작아져 후속 공정에 많은 영향을 미칠 수 있으며, 제품 특성에도 큰 영향을 미칠 수 있다.The flash memory device is a memory device that stores charges using a floating gate. Previously, the gap between the floating gates was large so that it did not affect the subsequent process. It can have an impact and can have a big impact on product characteristics.
일반적인 플래시 메모리 소자는 드레인, 소스, 플로팅 게이트 및 콘트롤 게이트로 구성된다. 플래시 메모리 소자에서 데이터를 저장하거나 소거시키는 원리에 대하여 간략하게 설명하면, 플래시 메모리 소자의 드레인, 소스 및 콘트롤 게이트에 소정의 전압이 인가되고, 그 인가되는 전압에 따라 FN 터널링 또는 핫캐리어(Hot Carrier) 현상이 발생되어 전자가 플로팅 게이트로 주입되거나 플로팅 게이트로부터 전자가 방출된다. 데이터는 플로팅 게이트로 전자가 주입되거나 플로팅 게이트로부터 전자가 방출되는 것에 따라 저장되거나 소거된다. 그러므로, 플래시 메모리 소자의 메모리 저장 성능은 플로팅 게이트의 특성에 따라 좌우된다. 특히, 플로팅 게이트들 사이의 거리는 셀 사이즈에 따라 좌우되며, 형성된 플로팅 게이트의 모양은 셀 리텐션(retention) 특성 및 후속 공정 마진에 영향을 준다.Typical flash memory devices consist of a drain, a source, a floating gate and a control gate. The principle of storing or erasing data in a flash memory device will be briefly described. A predetermined voltage is applied to a drain, a source, and a control gate of a flash memory device, and according to the applied voltage, FN tunneling or a hot carrier is performed. ) Is generated and electrons are injected into the floating gate or electrons are emitted from the floating gate. Data is stored or erased as electrons are injected into or floating from the floating gate. Therefore, the memory storage performance of the flash memory device depends on the characteristics of the floating gate. In particular, the distance between the floating gates depends on the cell size, and the shape of the floating gate formed affects cell retention characteristics and subsequent process margins.
종래의 플래시 메모리 소자에서 플로팅 게이트는 필드 산화막과 소정 부분 중첩되어 형성되기 때문에 필드 산화막에 중첩되어 형성된 부분과 반도체 기판 상부에 형성된 부분에 단차가 발생된다. 이로 인하여 제 1 폴리실리콘막 상부에 형성되는 제 2 폴리실리콘막의 경우에는 문제가 발생되지 않지만, 텅스텐 실리사이드막의 경우는 스텝 커버리지가 불량하므로 심이 발생된다. 이는 플로팅 게이트들 사이의 간격은 0.25㎛ 정도를 유지하지만 제 2 폴리실리콘막은 그 1/3 이하의 두께인 85nm 정도로 형성되어 단차를 충분히 보상하지 못하기 때문에 나타난다. 이러한 심이 발생될 경우의 문제점은 심이 워드라인의 저항률을 증가시킨다는 것이다. 한개의 워드라인에 1024개의 셀을 사용하는 플래시 메모리 소자의 경우 워드라인의 저항률이 증가될 경우 전압 강하 현상이 발생될 수 있으며, 이로 인해 플래시 메모리 소자에서 데이터 프로그래밍 및 데이터 소거 동작 속도를 저하시킬 수 있다. 또한, 워드라인을 확정할 경우 심이 발생된 부분에 식각률의 차이로 인하여 식각 이후에 잔류물이 남는 등 공정상에 많은 문제점들이 발생할 수 있다.In the conventional flash memory device, since the floating gate is formed by overlapping a portion of the field oxide film with a predetermined portion, a step is generated between a portion overlapping the field oxide film and a portion formed on the semiconductor substrate. As a result, a problem does not occur in the case of the second polysilicon film formed on the first polysilicon film, but in the case of the tungsten silicide film, the step coverage is poor, thereby generating a seam. This is because the distance between the floating gates is maintained at about 0.25 [mu] m, but the second polysilicon film is formed at about 85 nm, the thickness of which is 1/3 or less, so that it does not sufficiently compensate for the step. The problem with this shim is that the shim increases the resistivity of the wordline. In the case of a flash memory device using 1024 cells in one word line, a voltage drop may occur when the resistivity of the word line increases, which may slow down data programming and data erase operations in the flash memory device. have. In addition, when the word line is determined, many problems may occur in the process such as residues remaining after the etching due to the difference in the etching rate in the portion where the seam is generated.
도 1a 및 1b를 참조하여, 종래의 플래시 메모리 소자의 제조 방법을 설명하기로 한다. 소자 분리막이 형성되어 있는 반도체 기판(10) 상에 터널 산화막(11)을 형성하고 그 위에 제 1 폴리실리콘층(12)과 포토레지스트층(13)을 형성한다. 그 다음에 포토레지스트층(13)을 패터닝하고 패터닝된 포토레지스트층(13)을 마스크로 하여 노출된 제 1 폴리실리콘층(12)을 제거한다. 그 후에 포토레지스트층을 제거한 후 전체 구조 상부에 유전체막(14), 제 2 폴리실리콘층(15) 및 텅스텐 실리사이드층(16)을 순차적으로 적층한다. 이러한 종래 기술에서는 제 1 폴리실리콘층, 유전체막 및 제 2 폴리실리콘층 간의 큰 단차로 인하여 이후에 적층되는 텅스텐 실리사이드층에서 심(17)이 생기는 것이 불가피하다. 또한, 플래시 메모리 소자의 제조시, 플로팅 게이트를 폴리 실리사이드를 이용하여 형성하는 경우 플로팅 게이트들 사이를 분리하기 위하여 포토마스킹 작업과 폴리 에칭 작업을 실시하게 되는데, 포토 마스크를 이용한 패터닝 형성 단계에서 셀 사이즈가 줄어들수록 폴리 패턴 작업에 많은 어려움이 있다. 그 이유는, 플로팅 게이트들 간에는 최소 크기(minimum space)가 확보되어야 하기 때문이다. 또한, 포토마스킹 작업과 폴리 에칭 작업에 의해 형성되는 플로팅 게이트들 간의 스페이스에 의해 콘트롤 게이트 형성시 공정상의 문제가 발생할 수 있다. 도 2의 사진에서 볼 수 있듯이, 플로팅 게이트들 간의 스페이스로 인하여 이후에 적층되는 텅스텐 실리사이드층에 심이 발생하게 되고, 이러한 심은 상기 설명한 바와 같이 콘트롤 게이트의 저항값(Rs)을 증가시키고 저항값 균일성을 저하시켜 셀 속도 특성에 심각한 문제를 발생시킨다.또한, 도 2의 A 부분의 플로팅 게이트와 콘트롤 게이트간의 유전체 박막인 ONO 에지에서 발생된 라운딩 스트레스(Tensile stress)는 박막 특성을 저하시키고 이는 신뢰성 특성에 악영향을 준다. 따라서, 텅스텐 실리사이드층의 심 현상을 방지하기 위해서는 하부에 형성되는 폴리실리콘층의 표면을 평탄화시켜 주어야 한다. 폴리실리콘층의 표면을 평탄화시키기 위하여 종래에 사용되었던 방법으로는, 폴리실리콘층의 두께를 증가시켜 하지층인 플로팅 게이트 간의 굴곡 부위를 모두 매립하는 방법이 있다. 그러나, 폴리실리콘층의 두께를 증가시키는 방법은 셀의 채널 길이가 짧아짐에 따라 한계성이 있는데, 일반적으로 폴리실리콘층의 두께가 채널 길이보다 4 배이상의 높이를 갖는 구조는 쓰러지는 경우가 있다. 따라서, 폴리실리콘층의 두께를 감소시키기 위하여 다시 폴리실리콘층의 일부분을 식각 공정으로 제거시켜야 하며, 이러한 공정은 최종 두께가 비균일하며 재현성 또한 낮다.1A and 1B, a method of manufacturing a conventional flash memory device will be described. The tunnel oxide film 11 is formed on the semiconductor substrate 10 on which the device isolation film is formed, and the first polysilicon layer 12 and the photoresist layer 13 are formed thereon. The photoresist layer 13 is then patterned and the exposed first polysilicon layer 12 is removed using the patterned photoresist layer 13 as a mask. Thereafter, after removing the photoresist layer, the dielectric film 14, the second polysilicon layer 15, and the tungsten silicide layer 16 are sequentially stacked on the entire structure. In this prior art, it is inevitable that the seam 17 will occur in the tungsten silicide layer subsequently deposited due to the large step between the first polysilicon layer, the dielectric film and the second polysilicon layer. In the manufacture of a flash memory device, when the floating gate is formed using polysilicide, photomasking and polyetching operations are performed to separate the floating gates, and the cell size in the patterning forming step using the photomask is performed. The less is, the more difficult the poly pattern work. This is because a minimum space must be secured between the floating gates. In addition, a process problem may occur in forming the control gate due to the space between the floating gates formed by the photomasking operation and the poly etching operation. As can be seen in the photo of FIG. 2, the space between the floating gates results in seams in the tungsten silicide layer that is subsequently stacked, which increases the resistance value Rs of the control gate and uniforms the resistance value as described above. In addition, the rounding stress generated at the ONO edge, which is a dielectric thin film between the floating gate and the control gate in portion A of FIG. 2, degrades the thin film characteristics and thus the reliability characteristics. Adversely affects. Therefore, in order to prevent the core phenomenon of the tungsten silicide layer, the surface of the polysilicon layer formed underneath should be flattened. As a method conventionally used to planarize the surface of the polysilicon layer, there is a method of increasing the thickness of the polysilicon layer to fill all the bent portions between the floating gates as the underlying layer. However, the method of increasing the thickness of the polysilicon layer is limited as the channel length of the cell is shortened. In general, a structure in which the thickness of the polysilicon layer has a height four times greater than the channel length may fall. Therefore, in order to reduce the thickness of the polysilicon layer, a part of the polysilicon layer must be removed again by an etching process, which has a non-uniform final thickness and low reproducibility.
그러므로, 본 발명의 목적은 2단계 산화 공정(two step oxidation)과 CMP(Chemical Mechanical Polishing, 이하 CMP) 공정을 이용하여 종래 기술의 문제점인 플래시 메모리 소자의 라운딩 스트레스 현상과 심 현상을 방지하고, 플로팅 게이트들 사이의 스페이스를 감소시켜 셀 사이즈를 축소시키며, 또한 콘트롤 게이트의 저항값(Rs)을 감소시키는 것이다.Therefore, an object of the present invention is to prevent the floating stress and core phenomenon of the flash memory device, which is a problem of the prior art by using a two step oxidation process and a chemical mechanical polishing (CMP) process, and floating It is to reduce the cell size by reducing the space between the gates, and also to reduce the resistance value (Rs) of the control gate.
도 1a 및 1b는 종래 기술에 따른 플래시 메모리 소자의 제조 공정을 순차적으로 나타낸 단면도.1A and 1B are cross-sectional views sequentially illustrating a manufacturing process of a flash memory device according to the prior art.
도 2는 종래 기술에 따라 플로팅 게이트를 형성했을 때 발생된 심(seam)을 나타낸 사진.2 is a photograph showing a seam generated when a floating gate is formed according to the prior art.
도 3a 내지 3e는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 순차적으로 나타낸 단면도.3A to 3E are cross-sectional views sequentially illustrating a manufacturing process of a flash memory device according to the present invention.
도 4는 본 발명에 따른 플래시 메모리 소자의 완성도.4 is a complete view of a flash memory device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 300: 기판 301: 제 1 셀 영역10, 300: substrate 301: first cell region
302: 제 2 셀 영역 303: 게이트 산화막 패턴302: second cell region 303: gate oxide film pattern
13, 304: 제 1 포토레지스트층 패턴 11, 305: 제 1 터널 산화막13, 304: first photoresist layer pattern 11, 305: first tunnel oxide film
12, 306: 제 1 폴리실리콘층 패턴 307: 제 2 포토레지스트층 패턴12, 306: first polysilicon layer pattern 307: second photoresist layer pattern
308: 제 2 터널 산화막 15, 309: 제 2 폴리실리콘층308: second tunnel oxide film 15, 309: second polysilicon layer
310: HD 산화막 14, 311: 유전체층310: HD oxide film 14, 311: dielectric layer
312: 제 3 폴리실리콘층 16, 313: 텅스텐실리사이드(WSix) 층312: third polysilicon layer 16, 313: tungsten silicide (WSix) layer
400: 제 1 플로팅 게이트 500: 제 2 플로팅 게이트400: first floating gate 500: second floating gate
본 발명의 2단계 산화 공정에 의한 플래시 메모리 소자의 제조 방법은, 소자 분리막이 형성된 반도체 기판 상에 제 1 셀 영역과 제 2 셀 영역을 확정하는 단계; 반도체 기판의 제 2 셀 영역에 게이트 산화막을 형성하는 단계; 전체 구조의 표면을 산화 공정에 의해 산화시켜 제 1 터널 산화막을 형성하는 단계; 전체 구조 상부에 제 1 폴리실리콘층을 형성하는 단계; 제 2 셀 영역의 제 1 폴리실리콘층과 제 1 터널 산화막을 제거하여 제 1 폴리실리콘 패턴을 형성하는 단계; 산화 공정에 의해 제 1 폴리실리콘 패턴 상부를 포함한 전체 구조 상부에 제 2 터널 산화막을 형성하는 단계; 전체 구조 상부에 제 2 폴리실리콘층과 HD 산화막을 형성하는 단계; 및 제 1 폴리실리콘 패턴이 노출되도록 전면 식각하는 단계를 포함하여, 제 1 폴리실리콘 패턴과 제 2 폴리실리콘 패턴에 의해 제 2 터널 산화막의 두께로 이격된 제 1 및 제 2 플로팅 게이트가 형성된다.A method of manufacturing a flash memory device by a two-step oxidation process of the present invention may include: determining a first cell region and a second cell region on a semiconductor substrate on which an isolation layer is formed; Forming a gate oxide film in a second cell region of the semiconductor substrate; Oxidizing the surface of the entire structure by an oxidation process to form a first tunnel oxide film; Forming a first polysilicon layer over the entire structure; Removing the first polysilicon layer and the first tunnel oxide layer in the second cell region to form a first polysilicon pattern; Forming a second tunnel oxide film over the entire structure including the first polysilicon pattern by an oxidation process; Forming a second polysilicon layer and an HD oxide film on the entire structure; And etching the entire surface so that the first polysilicon pattern is exposed, so that the first and second floating gates spaced apart by the thickness of the second tunnel oxide layer are formed by the first polysilicon pattern and the second polysilicon pattern.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a를 참조하면, 제 1 셀 영역(301) 및 제 2 셀 영역(302)으로 분리하기 위한 소자 분리막이 형성되어 있는 반도체 기판(300)이 제공된다. 이 반도체 기판(300) 상에 게이트 산화막 및 포토레지스트층을 형성한 후 제 1 셀 영역(301)이 오픈되도록 포토레지스트층을 패터닝하여 제 1 포토레지스트 패턴(304)을 형성한다. 제 1 포토레지스트 패턴(304)을 마스크로 하여 노출된 게이트 산화막을 제거함으로써 제 2 셀 영역(302)에만 게이트 산화막(303)이 잔류된다.Referring to FIG. 3A, a semiconductor substrate 300 is provided on which an isolation layer for separating the first cell region 301 and the second cell region 302 is formed. After forming the gate oxide film and the photoresist layer on the semiconductor substrate 300, the photoresist layer is patterned to open the first cell region 301, thereby forming the first photoresist pattern 304. The gate oxide film 303 remains only in the second cell region 302 by removing the exposed gate oxide film using the first photoresist pattern 304 as a mask.
도 3b를 참조하면, 제 1 포토레지스트 패턴(304)을 제거한 다음 전체 구조 상에 산화 공정을 이용하여 제 1 터널 산화막(305)을 형성시킨다. 제 1 터널 산화막상에 제 1 폴리실리콘층과 포토레지스트층을 증착시킨다. 제 2 셀 영역이 오픈되도록 포토레지스트층을 패터닝하여 제 2 포토레지스트 패턴(307)을 형성한다. 이 제 2 포토레지스트 패턴(307)을 마스크로 사용하여 제 2 셀 영역 상부의 제 1 폴리실리콘층과 제 1 터널 산화막을 제거한다. 그러므로, 제 1 셀 영역 상에는 제 1 터널 산화막(305)과 제 1 폴리실리콘 패턴(306)이 남고 제 2 셀 영역 상에는 게이트 산화막(303)이 잔류된다. 여기서, 제 1 터널 산화막(305)의 두께는 50Å 에서 200Å사이가 적합하다. 제 1 폴리실리콘 패턴(306)을 형성한 후 그의 저항 감소를 위해 불순물을 이온 주입할 수도 있다. 이 때 주입량은 1E14~7E15 ions/cm2이 바람직하다. 또한, 제 1 폴리실리콘 패턴(306)의 두께는 300Å 에서 1500Å 사이가 적합하다. 제 2 셀 영역의 제 1 폴리실리콘층을 제거할 때, 제 2 셀 영역의 게이트 산화막(303)과 제 1 터널 산화막(305)이 버퍼층으로 사용되어 기판의 손상을 방지한다.Referring to FIG. 3B, the first photoresist pattern 304 is removed and then the first tunnel oxide layer 305 is formed on the entire structure by using an oxidation process. A first polysilicon layer and a photoresist layer are deposited on the first tunnel oxide film. The photoresist layer is patterned such that the second cell region is opened to form a second photoresist pattern 307. Using the second photoresist pattern 307 as a mask, the first polysilicon layer and the first tunnel oxide film over the second cell region are removed. Therefore, the first tunnel oxide film 305 and the first polysilicon pattern 306 remain on the first cell region, and the gate oxide film 303 remains on the second cell region. Here, the thickness of the first tunnel oxide film 305 is suitably between 50 kPa and 200 kPa. After the first polysilicon pattern 306 is formed, impurities may be ion implanted to reduce resistance thereof. At this time, the injection amount is preferably 1E14 ~ 7E15 ions / cm 2 . In addition, the thickness of the first polysilicon pattern 306 is suitably between 300 mW and 1500 mW. When removing the first polysilicon layer in the second cell region, the gate oxide film 303 and the first tunnel oxide film 305 in the second cell region are used as buffer layers to prevent damage to the substrate.
이제 도 3c을 참조하면, 전체 구조의 표면을 산화시켜 제 2 터널 산화막(308)을 형성하고 이어서 제 2 폴리실리콘층(309)과 HD 산화물(310)을 순차적으로 적층한다. 제 2 폴리실리콘층(309)을 형성한 후 그의 저항 감소를 위해 불순물을 주입할 수 있다. 이 때 이온 주입량은 1E14~7E15 ions/cm2이 바람직하다.이 후, CMP 공정을 진행하여 HD 산화물(310)을 평탄화시킨다. 제 2 폴리실리콘층(309)상에 증착되는 HD 산화막은 BPSG, LTO, SiNx, TEOS, MTO, HTO, HDP-OX 등과 같은 CVD 산화물 물질을 포함하며, 이러한 HD 산화막이 CMP 버퍼층으로 사용된다.Referring now to FIG. 3C, the surface of the entire structure is oxidized to form a second tunnel oxide film 308, followed by sequentially stacking the second polysilicon layer 309 and the HD oxide 310. After the second polysilicon layer 309 is formed, impurities may be implanted to reduce resistance thereof. At this time, the ion implantation amount is preferably 1E14 to 7E15 ions / cm 2. After that, the CMP process is performed to planarize the HD oxide 310. The HD oxide film deposited on the second polysilicon layer 309 includes CVD oxide materials such as BPSG, LTO, SiNx, TEOS, MTO, HTO, HDP-OX, and the like, and the HD oxide film is used as the CMP buffer layer.
도 3d를 참조하면, 제 1 셀 영역의 제 1 폴리실리콘 패턴(306)이 노출되도록 전체 구조의 표면을 전면 식각하여 제 1 플로팅 게이트(400)와 제 2 플로팅 게이트(500)가 형성된다. 제 1 플로팅 게이트(400)와 제 2 플로팅 게이트(500)간의 스페이스(B)는 제 2 터널 산화막(308)의 두께와 같다. 이 때 형성된 플로팅 게이트간의 스페이스는 대략 50Å 내지 200Å 사이가 된다. 전면 식각 후의 제 1 플로팅 게이트 및 제 2 플로팅 게이트(400 및 500)의 박막 두께는 400Å 내지 1500Å 사이이다. 한편, 전면 식각 공정으로는 CMP 공정이 바람직하며 이 후 어닐링 공정을 실시할 수도 있다. 그 후에, 도 3e에 도시된 바와 같이, 열적 산화물을 30Å 내지 150Å 로 성장시켜 유전체층(ONO 층)(311)을 증착하고 제 3 폴리실리콘층(312) 및 텅스텐 실리사이드층(313)을 적층한다. 제 3 폴리실리콘층은 MoSix, TaSix, TiSiX, CoSix, PtSi 등의 물질중에서 선택된 물질로 이루어지며, 콘트롤 게이트 역할을 하게 된다.Referring to FIG. 3D, the first floating gate 400 and the second floating gate 500 are formed by etching the entire surface of the entire structure so that the first polysilicon pattern 306 of the first cell region is exposed. The space B between the first floating gate 400 and the second floating gate 500 is equal to the thickness of the second tunnel oxide layer 308. The space between the floating gates formed at this time is approximately 50 kV to 200 kV. The thin film thickness of the first floating gate and the second floating gate 400 and 500 after the front surface etching is between 400 kPa and 1500 kPa. On the other hand, the CMP process is preferable as the front surface etching process, after which the annealing process may be performed. Thereafter, as shown in FIG. 3E, the thermal oxide is grown to 30 kV to 150 kV to deposit the dielectric layer (ONO layer) 311 and the third polysilicon layer 312 and the tungsten silicide layer 313 are laminated. The third polysilicon layer is made of a material selected from materials such as MoSix, TaSix, TiSiX, CoSix, and PtSi, and serves as a control gate.
도 4는 도 3을 종방향으로 절단한 상태의 단면도이다. 도 4에는 제 1 및 제 2 플로팅 게이트(400 및 500), 콘트롤 게이트(600), 유전체층(700), 금속 배선(800) 및 소스/드레인(900/1000)을 포함한 플래시 메모리 소자의 전체 구조가도시되어 있다.4 is a cross-sectional view of the state cut in FIG. 3 in the longitudinal direction. 4 shows the overall structure of a flash memory device including first and second floating gates 400 and 500, control gate 600, dielectric layer 700, metallization line 800, and source / drain 900/1000. Is shown.
본 발명에서는 제 1 터널 산화막 상에 형성된 제 1 폴리실리콘과 제 2 터널 산화막 상에 형성된 제 2 폴리실리콘으로 플로팅 게이트가 이루어지므로 플로팅 게이트의 특성을 각각 2가지로 이용할 수 있는 잇점이 있으므로, 제 1 터널 산화막과 제 2 터널 산화막의 막 두께를 각기 다르게 하거나 제 1 폴리실리콘층과 제 2 폴리실리콘층의 도핑 농도를 다르게 하여 데이터의 판독 또는 기록을 원할히 할 수도 있다.In the present invention, since the floating gate is formed of the first polysilicon formed on the first tunnel oxide film and the second polysilicon formed on the second tunnel oxide film, two characteristics of the floating gate can be used. The thickness of the tunnel oxide film and the second tunnel oxide film may be different from each other, or the doping concentrations of the first polysilicon layer and the second polysilicon layer may be changed to facilitate reading or writing of data.
상기 설명한 바와 같이, 본 발명에서는 플로팅 게이트의 스페이스 영역을 감소시킴으로써 칩 사이즈를 감소시켜 웨이퍼당 생산 효율을 증가시킬 수 있어 경제적 측면에서 잇점이 있으며, 기존의 프로세스를 이용하여 공정을 진행함으로써, 프로세스 마진을 확보할 수 있고, 저 레벨에서 평탄화 공정을 사용하므로 멀티 레벨 금속화 공정을 진행할 수 있다. 또한, 터널 산화물 박막을 2 단계로 성장시킴으로서 멀티 레벨 플래시 EEPROM 공정시 터널 산화물 품질이 보장되어 소자 특성을 향상시켜 양품율을 높일 수 있다.As described above, in the present invention, it is possible to increase the production efficiency per wafer by reducing the chip size by reducing the space area of the floating gate, which is advantageous in terms of economics. Can be ensured, and since the planarization process is used at a low level, the multi-level metallization process can be performed. In addition, by growing the tunnel oxide thin film in two stages, tunnel oxide quality is guaranteed in the multi-level flash EEPROM process, thereby improving device characteristics and increasing yield.
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2001
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