KR100386811B1 - Apparatus for suppling network timing reference/TCM-ISDN timing reference clock in DSLAM system - Google Patents

Abstract

본 발명은 NTR(network timing reference)과 TTR(TCM-ISDN timing reference)을 공용으로 사용할 수 있도록, 위상 일치와 이중화된 클럭을 시스템의 ATU-C(ATU at the Central office end)에 공급해주도록 한 DSLAM 시스템에서 NTR/TTR 클럭 공급 장치에 관한 것으로서, 이러한 본 발명은, DSLAM 시스템에서 기준 클럭(NTR : 8Khz, TTR : 400Hz) 및 시스템 클럭(19MHz)을 망 종단 시스템까지 제공해주어, 원활한 동영상 서비스가 이루어지도록 하고, 또한 NTR/TTR 클럭 공급 장치를 이중화하여 보드 절체에 따른 클럭의 중단을 방지함과 아울러 안정적인 클럭 공급이 이루어지도록 한다.The present invention provides a DSLAM for supplying phase coincidence and redundant clocks to the ATU at the Central Office end (ATU-C) of the system so that both network timing reference (NTR) and TCM (ISM timing reference) can be used in common. The present invention relates to an NTR / TTR clock supply device in a system, and the present invention provides a reference clock (NTR: 8Khz, TTR: 400Hz) and a system clock (19MHz) in a DSLAM system to a network termination system, thereby providing a smooth video service. In addition, the NTR / TTR clock supply is redundant to prevent clock interruption due to board switching and to provide a stable clock supply.

Description

디에스램 시스템에서 엔티알/티티알 클럭 공급장치{Apparatus for suppling network timing reference/TCM-ISDN timing reference clock in DSLAM system}Entity / supply network timing reference / TCM-ISDN timing reference clock in DSLAM system}

본 발명은 비대칭 디지털 가입자라인(ADSL : Asymmetric Digital Subscriber Line) 디에스램(DSLAM : Digital Subscriber Line Access Multiplexor) 시스템에서 NTR/TTR(network timing reference/TCM-ISDN timing reference) 클럭 공급 장치에 관한 것으로서, 특히 NTR과 TTR을 공용으로 사용할 수 있도록 위상 일치와 이중화된 클럭을 시스템의 ATU-C(ATU at the Central office end)에 공급해주도록 한 DSLAM 시스템에서 NTR/TTR 클럭 공급 장치에 관한 것이다.The present invention relates to an NTR / TTR (network timing reference / TCM-ISDN timing reference) clock supply apparatus in an Asymmetric Digital Subscriber Line (ADSL) digital subscriber line access multiplexor (DSLAM) system. The NTR / TTR clock supply in a DSLAM system is designed to provide a phase-matched and redundant clock to the system's ATU at the Central Office end (ATU-C) so that both NTR and TTR can be used in common.

일반적으로, ADSL DSLAM 시스템은 교환국(전화국)에 위치하면서 기존의 동선을 이용하여 초고속 데이터 서비스를 제공하는 시스템이다.In general, ADSL DSLAM system is a system that provides a high-speed data service using the existing copper wire while being located in the switching center (telephone station).

종래의 DSLAM 시스템에서는 ATU-C에 기준클럭인 NTR/TTR(network timing reference/TCM-ISDN timing reference)을 공급하지 않으며, 이러한 경우 고속의 데이터 서비스는 가능하다.The conventional DSLAM system does not supply NTR / TTR (network timing reference / TCM-ISDN timing reference), which is a reference clock, to ATU-C. In this case, high-speed data service is possible.

그러나 근래에는 고속 인터넷은 물론 주문형 비디오 서비스(VOD), 고속 랜(LAN) 서비스가 요구되고 있다.However, in recent years, on-demand video services (VOD) and high-speed LAN (LAN) services are required as well as high-speed Internet.

여기서 전송되는 데이터가 동영상일 경우 ATU-C는 동기 신호용 클럭을 제공받아야만 원활한 동영상 서비스를 수행할 수 있는데, 종래에는 ATU-C에 동기용 클럭을 공급해주는 장치가 없으므로, 종래의 DSLAM 시스템으로 ATU-C에 동영상 데이터를 서비스하는 경우에는 데이터 단절 현상이 발생하게 된다.In this case, when the data transmitted is a video, ATU-C can perform a smooth video service only when the clock for the synchronization signal is provided. In the related art, since there is no device that supplies the clock for synchronization to the ATU-C, the ATU-C is a conventional DSLAM system. In the case of serving video data to C, data disconnection occurs.

이에 본 발명은 상기와 같은 종래 DSLAM 시스템에서 동영상 데이터 서비스시 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,Accordingly, the present invention has been proposed to solve various problems occurring in the video data service in the conventional DSLAM system as described above.

본 발명의 목적은, NTR과 TTR을 공용으로 사용할 수 있도록 위상 일치와 이중화된 클럭을 시스템의 ATU-C(ATU at the Central office end)에 공급해주도록 한 DSLAM 시스템에서 NTR/TTR 클럭 공급 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide an NTR / TTR clock supply apparatus in a DSLAM system for supplying phase coincidence and redundant clocks to the ATU at the Central office end (ATU-C) of the system so that NTR and TTR can be used in common. There is.

좀 더 상세하게는, DSLAM 시스템에서 기준 클럭(NTR : 8Khz, TTR : 400Hz) 및 시스템 클럭(19MHz)을 망 종단 시스템까지 제공해주어, 원활한 동영상 서비스가 이루어지도록 하고, 또한 NTR/TTR 클럭 공급 장치를 이중화하여 보드 절체에 따른 클럭의 중단을 방지함과 아울러 안정적인 클럭 공급이 이루어지도록 한 DSLAM 시스템에서 NTR/TTR 클럭 공급 장치를 제공하는 데 있다.More specifically, the DSLAM system provides the reference clock (NTR: 8Khz, TTR: 400Hz) and system clock (19MHz) to the network termination system for smooth video service and NTR / TTR clock supply. It is to provide NTR / TTR clock supply in DSLAM system that redundancy prevents clock interruption due to board switching and ensures stable clock supply.

상기와 같은 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,

DSLAM 시스템에 있어서,In the DSLAM system,

입력되는 NTR/TTR 데이터 프레임에서 기준 클럭을 복원하고, 광데이터는 분배하여 슬레이브 보드에 전달해줌과 동시에 분배한 광 데이터에서 시스템 클럭을 복원하고, 상기 슬레이브 보드의 상태신호와 자신의 보드 상태신호에 따라 상기NTR/TTR 클럭과 시스템 클럭을 셀 버스를 통해 ATU-C에 선택적으로 공급해주는 마스터 기준 클럭 공급 보드와;Restores the reference clock in the NTR / TTR data frame that is input, distributes the optical data to the slave board, restores the system clock from the distributed optical data, and responds to the status signal of the slave board and its own board status signal. A master reference clock supply board for selectively supplying the NTR / TTR clock and a system clock to an ATU-C through a cell bus;

상기 입력되는 NTR/TTR 데이터 프레임에서 해당 기준 클럭을 복원하고, 상기 분배된 광 데이터에서 시스템 클럭을 복원하며, 상기 마스터 기준 클럭 공급 보드의 상태와 자신의 보드 상태신호에 따라 상기 NTR/TTR 클럭과 시스템 클럭을 셀 버스를 통해 ATU-C에 선택적으로 공급해주는 슬레이브 기준 클럭 공급 보드로 구성된 것을 특징으로 한다.Restoring a corresponding reference clock in the input NTR / TTR data frame, restoring a system clock in the distributed optical data, and in response to the state of the master reference clock supply board and its own board state signal; It consists of a slave reference clock supply board that selectively supplies the system clock to ATU-C via the cell bus.

또한, 상기 마스터 기준 클럭 공급보드는,In addition, the master reference clock supply board,

상기 입력되는 NTR/TTR 데이터에서 해당 기준 클럭을 복원하고, 상기 광데이터를 분배한 후 분배된 광 데이터에서 시스템 클럭을 복원하며 입력 데이터 유무에 대응하는 시그널을 발생하는 프레이머부와;A framer unit for restoring a corresponding reference clock from the input NTR / TTR data, restoring a system clock from the distributed optical data after distributing the optical data, and generating a signal corresponding to the presence or absence of input data;

상기 프레이머부에서 발생되는 시그널을 검출하고, 검출한 시그널에 대응하는 디스플레이를 제어하며, 상기 검출한 시그널과 셀 버스를 통해 전송되는 슬레이브 기준 클럭 공급 보드의 상태 신호를 조합하여 클럭 선택 및 클럭 출력 결정신호를 발생하는 기준 클럭 제어부와;Detects a signal generated by the framer unit, controls a display corresponding to the detected signal, and selects a clock selection and a clock output by combining the detected signal with a status signal of a slave reference clock supply board transmitted through a cell bus. A reference clock control unit for generating a signal;

상기 기준 클럭 제어부에서 발생되는 클럭 선택 결정신호에 따라 상기 프레이머부에서 출력되는 복수개의 기준 클럭중 하나를 선택하여 출력하고, 상기 셀 버스에서 공급되는 슬레이브 보드의 동기 클럭과 자신이 출력하는 동기 클럭을 논리합하여 출력하는 클럭 선택부와;The controller selects and outputs one of a plurality of reference clocks output from the framer unit according to a clock selection determination signal generated by the reference clock controller, and outputs a synchronization clock of a slave board supplied from the cell bus and a synchronization clock of the slave board. A clock selector for outputting in OR;

상기 클럭 선택부에서 출력되는 기준 클럭과 동기 클럭의 위상을 일치시키는위상 동기 제어부와;A phase synchronization controller for matching a phase of a reference clock and a synchronization clock output from the clock selector;

상기 기준 클럭 제어부에서 출력되는 클럭 출력 결정신호에 따라 상기 위상 동기 제어부에서 출력된 기준 클럭을 버퍼링하여 출력하는 기준 클럭 버퍼링부로 구성된 것을 특징으로 한다.And a reference clock buffering unit configured to buffer and output the reference clock output from the phase synchronization controller according to the clock output determination signal output from the reference clock controller.

또한, 상기 프레이머부는,In addition, the framer unit,

입력되는 TTR 데이터에서 TTR 기준 클럭을 복원하는 TTR 데이터/클럭 변환기와;A TTR data / clock converter for restoring a TTR reference clock from the input TTR data;

상기 입력되는 NTR 데이터에서 NTR 기준 클럭을 복원하는 NTR 데이터/클럭 변환기와;An NTR data / clock converter for restoring an NTR reference clock from the input NTR data;

상기 입력되는 광 데이터를 두 개의 광 데이터로 분배하는 광 스플리터와;An optical splitter for distributing the input optical data into two optical data;

상기 광 스플리터에서 출력되는 광 데이터에서 시스템 클럭을 복원하는 광 데이터/클럭 변환기와;An optical data / clock converter for restoring a system clock from the optical data output from the optical splitter;

발진을 하여 특정의 시스템 클럭을 발생하는 발진기로 구성된 것을 특징으로 한다.It is characterized by consisting of an oscillator for generating a specific system clock by oscillation.

또한, 상기 기준 클럭 제어부는,In addition, the reference clock control unit,

상기 프레이머부에서 출력되는 시그널 신호를 검출하는 시그널 검출기와,A signal detector for detecting a signal signal output from the framer unit;

상기 셀 버스를 통해 입력되는 슬레이브 기준 클럭 공급보드의 상태 신호를 검출하는 보드 상태신호 검출기와;A board status signal detector for detecting a status signal of a slave reference clock supply board input through the cell bus;

상기 시그널 검출기 및 보드 상태신호 검출기에서 각각 검출된 신호를 분석하고, 상기 시그널 검출기에서 검출된 신호의 디스플레이를 위한 제어신호와 입력된 클럭 선택 결정신호와 클럭 출력 결정신호를 발생하는 제어부와;A control unit for analyzing the signals detected by the signal detector and the board status signal detector, respectively, and generating a control signal for displaying the signal detected by the signal detector, an input clock selection determination signal, and a clock output determination signal;

상기 제어부에서 출력되는 디스플레이 제어신호에 따라 동작/대기 모드, 입력 신호 정상 여부, 동기 신호 선택 여부, 외부 동기 및 루프 동기 여부, 망의 장애로 신호 수신이 불가능한 경우를 표시해주는 디스플레이기로 구성된 것을 특징으로 한다.According to the display control signal output from the control unit according to the operation / standby mode, whether the input signal is normal, whether the synchronization signal is selected, whether the external synchronization and loop synchronization, the display unit for displaying the case that the signal reception is impossible due to the network failure do.

또한, 상기 제어부는,In addition, the control unit,

현재 마스터 보드의 상태신호와 전원 상태 신호와 위상 동기 상태신호와 하드웨어/소프트웨어 제어신호와 리셋 신호와 보드 탈장 여부신호를 논리곱하는 제1논리곱소자와, 상기 전원 상태 신호와 위상 동기 상태신호와 하드웨어/소프트웨어 제어신호와 리셋 신호와 보드 탈장 여부신호와 슬레이브 보드의 상태 신호를 논리곱하는 제2논리곱소자와, 상기 제1 및 제2 논리곱소자의 출력신호를 부정 논리합하여 그 결과신호를 클럭 출력 결정신호로 출력하는 부정 논리합소자로 구성된 것을 특징으로 한다.A first logical element which logically multiplies the current signal of the master board, the power status signal, the phase synchronization status signal, the hardware / software control signal, the reset signal, and the board disconnection signal; and the power status signal, the phase synchronization status signal, and the hardware. And / or a negative logical sum of a software control signal, a reset signal, a board disconnection signal and a slave board state signal, and an output signal of the first and second logic devices, and clocked the result signal. Characterized in that it consists of a negative logic element to output a decision signal.

또한, 상기 클럭 선택부는,In addition, the clock selector,

상기 기준 클럭 제어부에서 발생되는 클럭 선택 결정신호에 따라 상기 프레이머부에서 출력되는 복수개의 기준 클럭중 하나를 선택하여 출력하는 멀티플렉서와, 상기 셀 버스에서 공급되는 슬레이브 보드의 동기 클럭과 자신이 출력하는 동기 클럭을 논리합하여 출력하는 논리합소자로 구성된 것을 특징으로 한다.A multiplexer for selecting and outputting one of a plurality of reference clocks output from the framer unit according to a clock selection decision signal generated by the reference clock controller, a synchronization clock of a slave board supplied from the cell bus, and a synchronization of the multiplexer It is characterized by consisting of a logic sum element for outputting the logic sum of the clock.

또한, 상기 위상 동기 제어부는,In addition, the phase synchronization control unit,

상기 클럭 선택부에서 출력되는 기준 클럭과 동기 클럭의 위상을 일치시키는위상 비교기와, 상기 위상 비교기에서 출력되는 신호를 제어 전압으로 발진을 하여 발진 주파수를 출력하는 전압 제어 발진기로 구성된 것을 특징으로 한다.A phase comparator for matching the phase of the reference clock and the synchronization clock output from the clock selector and a voltage controlled oscillator for oscillating the signal output from the phase comparator with a control voltage and outputting an oscillation frequency.

또한, 상기 기준클럭 버퍼링부는,In addition, the reference clock buffering unit,

상기 위상 동기 제어부에서 출력되는 클럭을 복수개의 분주기로 분주하여 시스템 클럭과 NTR 기준클럭 및 TTR 기준클럭을 출력하는 클럭 분주부와, 상기 클럭 분주부에서 출력되는 시스템 클럭을 버퍼링하여 출력하는 시스템 클럭 버퍼와, 상기 클럭 분주부에서 출력되는 NTR 기준 클럭을 버퍼링하여 출력하는 NTR클럭 버퍼와, 상기 클럭 분주부에서 출력되는 TTR 기준 클럭을 버퍼링하여 출력하는 TTR클럭 버퍼로 구성된 것을 특징으로 한다.A clock divider for dividing the clock output from the phase synchronization controller into a plurality of dividers to output a system clock, an NTR reference clock and a TTR reference clock, and a system clock buffer for buffering and outputting the system clock output from the clock divider. And an NTR clock buffer for buffering and outputting the NTR reference clock output from the clock divider, and a TTR clock buffer for buffering and outputting the TTR reference clock output from the clock divider.

또한, 상기 슬레이브 기준클럭 공급보드는,In addition, the slave reference clock supply board,

상기 입력되는 NTR/TTR 데이터에서 그에 대응하는 기준 클럭을 복원하고, 상기 분배된 광 데이터에서 시스템 클럭을 복원하며 입력 데이터 유무에 대응하는 시그널을 발생하는 프레이머부와;A framer unit for restoring a reference clock corresponding to the input NTR / TTR data, restoring a system clock from the distributed optical data, and generating a signal corresponding to input data;

상기 프레이머부에서 발생되는 시그널을 검출하고, 검출한 시그널에 대응하는 디스플레이를 제어하며, 상기 검출한 시그널과 셀 버스를 통해 전송되는 마스터 기준 클럭 공급 보드의 상태 신호를 조합하여 클럭 선택 및 클럭 출력 결정신호를 발생하는 기준 클럭 제어부와;Detects a signal generated by the framer, controls a display corresponding to the detected signal, and combines the detected signal with a status signal of a master reference clock supply board transmitted through a cell bus to determine clock selection and clock output. A reference clock control unit for generating a signal;

상기 기준 클럭 제어부에서 발생되는 클럭 선택 결정신호에 따라 상기 프레이머부에서 출력되는 복수개의 기준 클럭중 하나를 선택하여 출력하고, 상기 셀 버스에서 공급되는 마스터 보드의 동기 클럭과 자신이 출력하는 동기 클럭을 논리합하여 출력하는 클럭 선택부와;The controller selects and outputs one of a plurality of reference clocks output from the framer unit according to a clock selection determination signal generated by the reference clock controller, and outputs a synchronization clock of the master board supplied from the cell bus and a synchronization clock of the master board. A clock selector for outputting in OR;

상기 클럭 선택부에서 출력되는 기준 클럭과 동기 클럭의 위상을 일치시키는 위상 동기 제어부와;A phase synchronization controller for matching a phase of a reference clock and a synchronization clock output from the clock selector;

상기 기준 클럭 제어부에서 출력되는 클럭 출력 결정신호에 따라 상기 위상 동기 제어부에서 출력된 기준 클럭을 버퍼링하여 출력하는 기준 클럭 버퍼링부로 구성된 것을 특징으로 한다.And a reference clock buffering unit configured to buffer and output the reference clock output from the phase synchronization controller according to the clock output determination signal output from the reference clock controller.

또한, 상기 프레이머부는,In addition, the framer unit,

입력되는 TTR 데이터에서 TTR 기준 클럭을 복원하는 TTR 데이터/클럭 변환기와;A TTR data / clock converter for restoring a TTR reference clock from the input TTR data;

상기 입력되는 NTR 데이터에서 NTR 기준 클럭을 복원하는 NTR 데이터/클럭 변환기와;An NTR data / clock converter for restoring an NTR reference clock from the input NTR data;

상기 입력되는 광 데이터에서 시스템 클럭을 복원하는 광 데이터/클럭 변환기와;An optical data / clock converter for restoring a system clock from the input optical data;

발진을 하여 특정의 시스템 클럭을 발생하는 발진기로 구성된 것을 특징으로 한다.It is characterized by consisting of an oscillator for generating a specific system clock by oscillation.

도 1은 본 발명에 의한 DSLAM 시스템에서 NTR/TTR 클럭 공급장치의 구성을 보인 블록도이고,1 is a block diagram showing the configuration of the NTR / TTR clock supply apparatus in the DSLAM system according to the present invention,

도 2는 도 1의 NTR 데이터/클럭 변환기의 일 실시예를 보인 회로도이고,FIG. 2 is a circuit diagram illustrating an embodiment of the NTR data / clock converter of FIG. 1;

도 3은 도 1의 TTR 데이터/클럭 변환기의 일 실시예를 보인 회로도이고,3 is a circuit diagram illustrating an embodiment of the TTR data / clock converter of FIG. 1;

도 4는 도 1의 제어부 일 실시예를 보인 회로도이고,4 is a circuit diagram illustrating an embodiment of a control unit of FIG. 1;

도 5는 도 1의 버퍼부 일 실시예를 보인 회로도이고,5 is a circuit diagram illustrating an example of a buffer unit of FIG. 1;

도 6은 본 발명에 의한 DSLAM 시스템에서 NTR/TTR 클럭 공급 과정을 보인 흐름도이다.6 is a flowchart illustrating an NTR / TTR clock supply process in a DSLAM system according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1000 ..... 마스터 기준클럭 공급보드1000 ..... Master Reference Clock Supply Board

2000 ..... 슬레이브 기준클럭 공급보드2000 ..... Slave Reference Clock Supply Board

1100 ..... 프레이머부1100 ..... Framer part

1200 ..... 기준클럭 제어부1200 ..... Reference Clock Control

1300 ..... 클럭 선택부1300 ..... Clock Selection

1400 ..... 위상 동기 제어부1400 ..... Phase locked control

1500 ..... 기준클럭 버퍼링부1500 ..... Reference Clock Buffering Section

첨부한 도면 도 1은 본 발명에 의한 디에스램 시스템에서 엔티알/티티알 클럭 공급장치의 구성을 보인 도면이다.1 is a diagram illustrating a configuration of an antique / tial clock supply device in a DRAM system according to the present invention.

여기서 참조부호 1000은 입력되는 NTR/TTR 데이터 프레임에서 해당 기준클럭을 복원하고, 광데이터는 분배하여 슬레이브 보드에 전달해줌과 동시에 분배한 광 데이터에서 시스템 클럭을 복원하며, 상기 슬레이브 보드의 상태신호와 자신의 보드 상태신호에 따라 상기 NTR/TTR 클럭과 시스템 클럭을 셀 버스(3000)를 통해 ATU-C에 선택적으로 공급해주는 마스터 기준 클럭 공급 보드를 나타낸다.Here, reference numeral 1000 restores the corresponding reference clock in the input NTR / TTR data frame, and distributes the optical data to the slave board, restores the system clock from the distributed optical data, and restores the status signal of the slave board. The master reference clock supply board selectively supplies the NTR / TTR clock and the system clock to the ATU-C through the cell bus 3000 according to its board status signal.

또한, 참조부호 2000은 상기 입력되는 NTR/TTR 데이터 프레임에서 해당 기준클럭을 복원하고, 상기 분배된 광 데이터에서 시스템 클럭을 복원하며, 상기 마스터 기준 클럭 공급 보드(1000)의 상태와 자신의 보드 상태신호에 따라 상기 NTR/TTR 클럭과 시스템 클럭을 셀 버스(3000)를 통해 ATU-C에 선택적으로 공급해주는 슬레이브 기준 클럭 공급 보드를 나타낸다.Also, reference numeral 2000 restores a corresponding reference clock in the input NTR / TTR data frame, restores a system clock from the distributed optical data, and states the master reference clock supply board 1000 and its own board state. The slave reference clock supply board selectively supplies the NTR / TTR clock and the system clock to the ATU-C according to the signal.

상기에서, 마스터 기준 클럭 공급보드(1000)는, 상기 입력되는 NTR/TTR 데이터에서 그에 대응하는 기준 클럭을 복원하고, 상기 광데이터를 분배한 후 분배된 광데이터에서 시스템 클럭을 복원하고 입력 데이터 유무에 대응하는 시그널을 발생하는 프레이머부(1100)와; 상기 프레이머부(1100)에서 발생되는 시그널을 검출하고, 검출한 시그널에 대응하는 디스플레이를 제어하며, 상기 검출한 시그널과 셀 버스를 통해 전송되는 슬레이브 기준 클럭 공급 보드의 상태 신호를 조합하여 클럭 선택 및 클럭 출력 결정신호를 발생하는 기준 클럭 제어부(1200)와; 상기 기준 클럭 제어부(1200)에서 발생되는 클럭 선택 결정신호에 따라 상기 프레이머부(1100)에서 출력되는 복수개의 기준 클럭중 하나를 선택하여 출력하고, 상기 셀 버스(3000)에서 공급되는 슬레이브 보드의 동기 클럭과 자신이 출력하는 동기 클럭을 논리합하여 출력하는 클럭 선택부(1300)와; 상기 클럭 선택부(1300)에서 출력되는 기준 클럭과 동기 클럭의 위상을 일치시키는 위상 동기 제어부(1400)와; 상기 기준 클럭 제어부(1200)에서 출력되는 클럭 출력 결정신호에 따라 상기 위상 동기 제어부(1400)에서 출력된 기준 클럭을 버퍼링하여 출력하는 기준 클럭 버퍼링부(1500)로 구성된다.In the above, the master reference clock supply board 1000 restores a reference clock corresponding to the input NTR / TTR data, distributes the optical data, restores a system clock from the distributed optical data, and has input data. A framer unit 1100 for generating a signal corresponding to the framer unit 1100; Detecting a signal generated by the framer unit 1100, controlling a display corresponding to the detected signal, selecting a clock by combining the detected signal with a state signal of a slave reference clock supply board transmitted through a cell bus, and A reference clock controller 1200 for generating a clock output determination signal; The controller selects and outputs one of a plurality of reference clocks output from the framer unit 1100 according to a clock selection determination signal generated by the reference clock controller 1200, and synchronizes the slave boards supplied from the cell bus 3000. A clock selector 1300 for logically adding the clock and the synchronous clock outputted by the clock; A phase synchronization controller 1400 for matching a phase of a reference clock and a synchronization clock output from the clock selector 1300; The reference clock buffering unit 1500 is configured to buffer and output the reference clock output from the phase synchronization controller 1400 according to the clock output determination signal output from the reference clock control unit 1200.

또한, 상기 슬레이브 기준클럭 공급보드(2000)는,In addition, the slave reference clock supply board 2000,

상기 입력되는 NTR/TTR 데이터에서 그에 대응하는 기준 클럭을 복원하고, 상기 분배된 광데이터에서 시스템 클럭을 복원하며 입력 데이터 유무에 대응하는 시그널을 발생하는 프레이머부(2100)와; 상기 프레이머부(2100)에서 발생되는 시그널을 검출하고, 검출한 시그널에 대응하는 디스플레이를 제어하며, 상기 검출한 시그널과 셀 버스(3000)를 통해 전송되는 마스터 기준 클럭 공급 보드의 상태 신호를 조합하여 클럭 선택 및 클럭 출력 결정신호를 발생하는 기준 클럭 제어부(2200)와; 상기 기준 클럭 제어부(2200)에서 발생되는 클럭 선택 결정신호에 따라 상기 프레이머부(2100)에서 출력되는 복수개의 기준 클럭중 하나를 선택하여 출력하고, 상기 셀 버스(3000)에서 공급되는 마스터 보드의 동기 클럭과 자신이 출력하는 동기 클럭을 논리합하여 출력하는 클럭 선택부(2300)와; 상기 클럭 선택부(2300)에서 출력되는 기준 클럭과 동기 클럭의 위상을 일치시키는 위상 동기 제어부(2400)와; 상기 기준 클럭 제어부(2200)에서 출력되는 클럭 출력 결정신호에 따라 상기 위상 동기 제어부(2400)에서 출력된 기준 클럭을 버퍼링하여 출력하는 기준 클럭 버퍼링부(2500)로 구성된다.A framer unit 2100 for restoring a reference clock corresponding to the input NTR / TTR data, restoring a system clock from the distributed optical data, and generating a signal corresponding to input data; Detects a signal generated by the framer unit 2100, controls a display corresponding to the detected signal, and combines the detected signal with a state signal of a master reference clock supply board transmitted through the cell bus 3000. A reference clock controller 2200 for generating a clock selection and clock output determination signal; The controller selects and outputs one of a plurality of reference clocks output from the framer unit 2100 according to a clock selection determination signal generated by the reference clock controller 2200, and synchronizes the master board supplied from the cell bus 3000. A clock selector 2300 for logically adding the clock and the synchronous clock outputted by the clock; A phase synchronization controller 2400 for matching a phase of a reference clock and a synchronization clock output from the clock selector 2300; The reference clock buffering unit 2500 is configured to buffer and output the reference clock output from the phase synchronization controller 2400 according to the clock output determination signal output from the reference clock control unit 2200.

여기서 슬레이브 기준클럭 공급보드(2000)는 마스터 기준클럭공급보드(1000)와의 이중화를 위해서 구현된 보드이며, 기술적 구성 및 작용은 상기 마스터 기준클럭 공급보드(1000)와 동일하다. 단지, 프레이머부(2100)내에 광 스플리터만이 구비되지 않은 구성에 차이가 있으며, 그 이하의 모든 기술적 구성 요소 및 작용은 동일하므로, 이하 마스터 기준클럭 공급보드(1000)에 대해서만 그 동작을 설명한다.Here, the slave reference clock supply board 2000 is a board implemented for redundancy with the master reference clock supply board 1000, and its technical configuration and operation are the same as the master reference clock supply board 1000. However, there is a difference in the configuration in which only the optical splitter is not provided in the framer unit 2100, and all the technical components and operations thereafter are the same. Therefore, only the master reference clock supply board 1000 will be described. .

먼저, 마스터 기준클럭 공급보드(1000)내의 프레이머부(1100)는, 수신되는 64Kbps의 TTR 프레임 데이터, 2Mbps의 NTR 프레임 데이터, 155Mbps의 광데이터를 입력원으로 하여 그에 대응하는 각각의 기준 클럭을 복원하게 된다.First, the framer unit 1100 in the master reference clock supply board 1000 restores each reference clock corresponding to the received TTR frame data of 64 Kbps, NTR frame data of 2 Mbps, and optical data of 155 Mbps as input sources. Done.

여기서 상기 프레이머부(1100)는, 입력되는 TTR 데이터(64Kbps)에서 그에 대응하는 기준 클럭을 복원하는 TTR 데이터/클럭 변환기(1110)와; 상기 입력되는 NTR 데이터(2Mbps : 실제적으로 2.048Mbps이나 편의상 2Mbps로 칭함)에서 그에 대응하는 기준 클럭을 복원하는 NTR 데이터/클럭 변환기(1120)와; 상기 입력되는 광데이터 : 155Mbps)를 두 개의 광데이터로 분배하는 광 스플리터(1130)와; 상기 광 스플리터에서 출력되는 광데이터에서 시스템 클럭을 복원하는 광데이터/클럭 변환기(1140)와; 발진을 하여 특정의 시스템 클럭(19MHz)을 발생하는 발진기(1150)로 구성된다.The framer unit 1100 may include: a TTR data / clock converter 1110 for restoring a reference clock corresponding to the input TTR data (64 Kbps); An NTR data / clock converter (1120) for restoring a reference clock corresponding to the input NTR data (2 Mbps: practically 2.048 Mbps or 2 Mbps for convenience); An optical splitter (1130) for distributing the input optical data: 155 Mbps) into two optical data; An optical data / clock converter (1140) for restoring a system clock from the optical data output from the optical splitter; An oscillator 1150 is configured to oscillate and generate a specific system clock (19 MHz).

이와 같이 구성된 프레이머부(1100)는, TTR 데이터/클럭 변환기(1110)에서 입력되는 64Kbps TTR 데이터에서 그에 대응하는 기준 클럭, 즉 64khz를 복원하여 클럭 선택부(1300)에 전달해주고, 그와 동시에 기준클럭 제어부(1200)에 TTR 데이터의 수신 상태 신호를 전달한다. 도 3은 상기 TTR 데이터/클럭 변환기(1110)의 일실시예를 보인 회로도이다.The framer unit 1100 configured as described above recovers the reference clock corresponding to the corresponding reference clock, that is, 64khz, from the 64Kbps TTR data input from the TTR data / clock converter 1110 and delivers the same to the clock selector 1300. The reception state signal of the TTR data is transmitted to the clock controller 1200. 3 is a circuit diagram illustrating an embodiment of the TTR data / clock converter 1110.

아울러 NTR 데이터/클럭 변환기(1120)에서는 입력되는 2Mbps NTR 데이터에서 그에 대응하는 기준 클럭, 즉 2MHz를 복원하여 클럭 선택부(1300)에 전달해주고, 그와 동시에 기준클럭 제어부(1200)에 NTR 데이터의 수신 상태 신호를 전달한다. 도 2는 상기 NTR 데이터/클럭 변환기(1120)의 일 실시예를 보인 회로도이다.In addition, the NTR data / clock converter 1120 restores a reference clock corresponding to 2 Mbps NTR data, that is, 2 MHz, and transmits the same to the clock selector 1300, and simultaneously transmits the NTR data to the reference clock controller 1200. Deliver the reception status signal. 2 is a circuit diagram illustrating an embodiment of the NTR data / clock converter 1120.

또한, 광 스플리터(1130)는 수신되는 155Mbps 광데이터를 2개로 분배하고, 그 분배된 155Mbps 광 데이터중 하나는 슬레이브 기준클럭 공급보드(2000)에 전달해주고, 분배된 광 데이터중 나머지 하나는 광데이터/클럭 변환기(1140)에 제공해준다. 상기 광데이터/클럭 변환기(1140)는 입력되는 155Mbps의 광데이터에서 그에 대응하는 19MHz의 시스템 클럭을 복원하여 클럭 선택부(1300)에 전달해주고, 그와 동시에 기준클럭 제어부(1200)에 155Mbps 데이터의 수신 상태 신호를 전달한다.In addition, the optical splitter 1130 distributes the received 155 Mbps optical data into two, one of the distributed 155 Mbps optical data is transmitted to the slave reference clock supply board 2000, and the other of the distributed optical data is optical data To the clock converter 1140. The optical data / clock converter 1140 restores a system clock of 19 MHz corresponding to the input optical data of 155 Mbps to the clock selector 1300, and simultaneously transmits the 155 Mbps data to the reference clock controller 1200. Deliver the reception status signal.

아울러 발진기(1150)는 상기 155Mbps 광데이터가 수신되지 않을 경우에 19MHz의 시스템 클럭을 발생하기 위한 부분으로서, 자체적으로 발진을 하여 19MHz의 시스템 클럭을 발생하여 상기 클럭 선택부(1300)에 전달해준다.In addition, the oscillator 1150 is a part for generating a system clock of 19 MHz when the 155 Mbps optical data is not received. The oscillator 1150 generates a system clock of 19 MHz by itself and transmits the generated system clock to the clock selector 1300.

그러면 기준클럭 제어부(1200)는 상기 프레이머부(1100)에서 출력되는 각각의 상태 신호와 셀 버스(Cell Bus)(3000)를 통해 전달되는 슬레이브 기준클럭 공급보드(2000)의 상태 신호를 분석하고, 그 결과에 따라 디스플레이 제어신호를 발생하고, 클럭 선택 결정신호를 발생하여 클럭 선택부(1300)에 제공하며, 클럭 출력 결정신호(OE1)를 발생하여 기준클럭 버퍼링부(1500)에 제공한다.Then, the reference clock control unit 1200 analyzes each state signal output from the framer unit 1100 and the state signal of the slave reference clock supply board 2000 transmitted through the cell bus 3000. As a result, a display control signal is generated, a clock selection determination signal is generated and provided to the clock selection unit 1300, and a clock output determination signal OE1 is generated and provided to the reference clock buffering unit 1500.

이를 좀 더 상세히 설명하면 다음과 같다.This will be described in more detail as follows.

상기 기준 클럭 제어부(1200)는, 상기 프레이머부(1100)에서 출력되는 시그널 신호를 검출하는 시그널 검출기(1210)와, 상기 셀 버스(3000)를 통해 입력되는 슬레이브 기준 클럭 공급보드(2000)의 상태 신호를 검출하는 보드 상태신호 검출기(1220)와; 상기 시그널 검출기(1210) 및 보드 상태신호 검출기(1220)에서 각각 검출된 신호를 분석하고, 상기 시그널 검출기(1210)에서 검출된 신호의 디스플레이를 위한 제어신호와 입력된 클럭 선택 결정신호와 클럭 출력 결정신호를 발생하는 제어부(1230)와; 상기 제어부(1230)에서 출력되는 디스플레이 제어신호에 따라 동작/대기 모드, 입력 신호 정상 여부, 동기 신호 선택 여부, 외부 동기 및 루프 동기 여부, 망의 장애로 신호 수신이 불가능한 경우를 표시해주는 디스플레이기(1240)로 구성된다.The reference clock controller 1200 may include a signal detector 1210 for detecting a signal signal output from the framer unit 1100, and a state of the slave reference clock supply board 2000 input through the cell bus 3000. A board status signal detector 1220 for detecting a signal; Analyzes the signals detected by the signal detector 1210 and the board status signal detector 1220, and determines a control signal, an input clock selection determination signal, and a clock output for displaying the signal detected by the signal detector 1210. A controller 1230 for generating a signal; A display device for displaying a case in which operation / standby mode, whether an input signal is normal, whether a synchronization signal is selected, whether external synchronization and loop synchronization, or a signal reception is impossible due to a network failure according to the display control signal output from the controller 1230 ( 1240).

이와 같이 구성된 기준클럭 제어부(1200)는, 먼저 시그널 검출기(1210)에서 상기 프레이머부(1100)에서 출력되는 각각의 클럭 수신 여부 상태신호를 제공받아 상기 제어부(1230)에 전달한다. 아울러 보드 상태신호 검출기(1220)는 상기 셀 버스(3000)를 통해 슬레이브 기준클럭 공급보드(2000)의 상태 신호를 전달받아 상기 제어부(1230)에 전달한다.The reference clock controller 1200 configured as described above first receives the respective clock reception status signals output from the framer unit 1100 from the signal detector 1210 and transmits them to the controller 1230. In addition, the board state signal detector 1220 receives a state signal of the slave reference clock supply board 2000 through the cell bus 3000 and transmits the state signal to the controller 1230.

그러면 제어부(1230)는 상기 시그널 검출기(1210)에서 검출된 신호와 상기 보드 상태신호 검출기(1220)에서 검출된 신호를 분석하고, 그 결과에 따라 디스플레이 제어, 클럭 선택 제어, 클럭 출력 제어를 위한 제어신호를 발생한다.Then, the controller 1230 analyzes the signal detected by the signal detector 1210 and the signal detected by the board state signal detector 1220, and controls for display control, clock selection control, and clock output control according to the result. Generate a signal.

여기서, 제어부(1230)는 도 4에 도시된 바와 같이, 현재 마스터 보드의 상태신호(AS_B)와 전원 상태 신호(Power)와 위상 동기 상태신호(LCK_A)와 하드웨어/소프트웨어 제어신호(H/S/W)와 리셋 신호(Reset)와 보드 탈장 여부신호(Equip_A)를 논리곱하는 제1논리곱소자(1231)와, 현재 슬레이브 보드의 상태신호(LCK_B)와 전원 상태 신호(Power)와 위상 동기 상태신호(LCK_A)와 하드웨어/소프트웨어 제어신호(H/S/W)와 리셋 신호(Reset)와 보드 탈장 여부신호(Equip_A)를 논리곱하는 제2논리곱소자(1232)와, 상기 제1 및 제2 논리곱소자(1231)(1232)의 출력신호를 부정 논리합하여 그 결과신호를 클럭 출력 결정신호(OE1)로 출력하는 부정 논리합소자(1233)로 구성된다.Here, as shown in FIG. 4, the controller 1230 includes the current signal AS_B, the power state signal Power, the phase synchronization state signal LCK_A, and the hardware / software control signal H / S / of the current master board. A first logical element 1231 that ANDs the W) and the reset signal Reset and the board herdding signal EquipA, the current signal LCK_B, the power state signal Power, and the phase synchronization state signal of the current slave board. A second logical element 1232 which ANDs the LCK_A, the hardware / software control signal H / S / W, the reset signal Reset, and the board hermetic signal Equip_A, and the first and second logics; And a negative logic sum element 1233 which negatively sums the output signals of the product elements 1231 and 1232 and outputs the resultant signal as the clock output determination signal OE1.

이와 같이 구성된 제어부(1230)는, 먼저 제1 논리곱소자(1231)에서 현재 마스터 보드의 상태신호(AS_B)와 전원 상태 신호(Power)와 위상 동기 상태신호(LCK_A)와 하드웨어/소프트웨어 제어신호(H/S/W)와 리셋 신호(Reset)와 보드 탈장 여부신호(Equip_A)를 검색하여 디스플레이기(1240)에 전달해줌과 동시에, 이를 논리곱하여 그 결과신호를 출력한다. 여기서 정상적인 경우 모든 신호는 하이신호(H)가 되고, 이상이 발생하게 되면 그 이상이 발생한 신호는 로우신호(L)가 된다. 또한 제2논리곱소자(1232)도, 현재 슬레이브 보드의 상태신호(LCK_B)와 전원 상태 신호(Power)와 위상 동기 상태신호(LCK_A)와 하드웨어/소프트웨어 제어신호(H/S/W)와 리셋 신호(Reset)와 보드 탈장 여부신호(Equip_A)를 검색하여 디스플레이기(1240)에 전달해줌과 동시에, 이를 논리곱하여 그 결과신호를 출력한다. 여기서 정상적인 경우 모든 신호는 하이신호(H)가 되고, 이상이 발생하게 되면 그 이상이 발생한 신호는 로우신호(L)가 된다.The control unit 1230 configured as described above, first, in the first logical multiplication device 1231, the current master board state signal AS_B, the power state signal Power, the phase synchronization state signal LCK_A, and the hardware / software control signal ( H / S / W), a reset signal (Reset), and a board hernia detection signal (Equip_A) is searched and transmitted to the display 1240, and the result is logically multiplied. Here, in the normal case, all the signals become the high signal H, and when an abnormality occurs, the signal having the abnormality becomes the low signal L. In addition, the second logical element 1232 also resets the current signal LCK_B, the power state signal Power, the phase synchronization state signal LCK_A, the hardware / software control signal H / S / W, and the reset of the current slave board. The signal Reset and the board hermetic signal Equip_A are retrieved and transferred to the display 1240, and the result is multiplied by the result. Here, in the normal case, all the signals become the high signal H, and when an abnormality occurs, the signal having the abnormality becomes the low signal L.

다음으로 부정 논리합소자(1233)는 상기 제1논리곱소자(1231)의 출력신호와상기 제2논리곱소자(1232)의 출력신호를 부정 논리합하여 그 결과치를 상기 기준클럭 버퍼링부(1500)에 기준클럭 출력 결정신호(OE1)로 제공해주게 된다. 즉, 상기 기준클럭 출력 결정신호는 자신의 보드가 마스터로 동작하는 경우 기준클럭을 출력할 수 있도록 해주는 신호가 된다.Next, the negative logic sum device 1233 negatively sums the output signal of the first logical multiplication device 1231 and the output signal of the second logical multiplication device 1232 and returns the result to the reference clock buffering unit 1500. The reference clock output determination signal OE1 is provided. That is, the reference clock output determination signal is a signal that enables the output of the reference clock when the board is operated as a master.

한편, 디스플레이기(1240)는, 보드가 정상동작시에는 RUN LED를 온시키고, 동작/대기 모드에서 현재 동작 상태일 때는 ACT LED를 온시키고, 2M/64K 프레임 입력신호가 정상적으로 수신될 때에는 NTR. TTR LED를 온시키며, 동기신호 선택일 경우외부 동기일 때는 LED를 그린(green)으로 표시하고, 루프 동기일 때는 LED를 노란색(yellow)으로 표시하며, 망의 장애로 모든 신호를 수신할 수 없을 때에는 LED를 빨간색(RED)으로 표시하게 된다.On the other hand, the display 1240 turns on the RUN LED when the board is in normal operation, turns on the ACT LED when the board is currently operating in the operation / standby mode, and when the 2M / 64K frame input signal is normally received. TTR LED is turned on. In case of synchronous signal selection, LED is displayed in green for external synchronization. In case of loop synchronization, LED is displayed in yellow, and all signals cannot be received due to network failure. The LED will be displayed in red.

다음으로, 클럭 선택부(1300)는 상기 제어부(1230)에서 출력되는 클럭 선택 결정신호에 따라 입력되는 클럭중 하나를 선택하여 출력하고, 아울러 셀 버스(3000)를 통해 입력되는 슬레이브 기준클럭 공급보드(2000)에서 동기된 클럭과 자신의 보드에서 동기된 클럭을 비교하여 그 결과 클럭을 출력한다.Next, the clock selector 1300 selects and outputs one of the clocks input according to the clock selection determination signal output from the controller 1230, and is also supplied to the slave reference clock supply board through the cell bus 3000. In operation 2000, the clocks synchronized with the clocks synchronized with the boards thereof are compared and the clocks are output as a result.

상기 클럭 선택부(1300)의 동작을 좀 더 상세히 설명하면 다음과 같다.The operation of the clock selector 1300 will be described in more detail as follows.

상기 클럭 선택부(1300)는, 상기 기준 클럭 제어부(1200)에서 발생되는 클럭 선택 결정신호에 따라 상기 프레이머부(1100)에서 출력되는 복수개의 기준 클럭중 하나를 선택하여 출력하는 멀티플렉서(1310)와, 상기 셀 버스(3000)에서 공급되는 슬레이브 보드(2000)의 동기 클럭과 자신이 출력하는 동기 클럭을 논리합하여 출력하는 논리합소자(1320)로 구성된다.The clock selector 1300 may include a multiplexer 1310 that selects and outputs one of a plurality of reference clocks output from the framer 1100 according to a clock selection determination signal generated by the reference clock controller 1200. And a logic sum element 1320 for logically combining and outputting the synchronous clock of the slave board 2000 supplied from the cell bus 3000 and the synchronous clock output by the slave board 2000.

이와 같이 구성된 클럭 선택부(1310)는, 먼저 멀티플렉서(1310)에서 상기 제어부(1230)에서 출력되는 클럭 선택 결정신호에 따라 입력되는 4개의 클럭, 즉, 64Khz, 2MHz, 19MHz, 19MHz의 클럭중 하나를 선택하여 위상 동기 제어부(1400)에 전달한다.The clock selector 1310 configured as described above is one of four clocks, that is, clocks of 64Khz, 2MHz, 19MHz, and 19MHz, which are input according to a clock selection decision signal output from the controller 1230 by the multiplexer 1310. Is selected and transmitted to the phase synchronization controller 1400.

아울러 논리합소자(1320)는 상기 셀 버스(3000)에서 제공되는 슬레이브 기준클럭 공급보드(2000)에서 동기된 클럭(8K)과 자신의 보드에서 동기된 클럭(8K)을 논리합하고, 그 결과 신호를 상기 위상 동기 제어부(1400)에 제공한다.In addition, the logic element 1320 logically combines the clock 8K synchronized with the slave reference clock supply board 2000 provided from the cell bus 3000 with the clock 8K synchronized with its own board, and thus outputs a signal. The phase synchronization controller 1400 is provided.

상기 위상 동기 제어부(1400)는, 상기 멀티플렉서(1310)에서 출력되는 기준 클럭과 상기 논리합소자(1320)에서 출력되는 동기 신호를 가지고, 주파수 동기를 맞추게 된다.The phase synchronization controller 1400 has a reference clock output from the multiplexer 1310 and a synchronization signal output from the logic sum element 1320 to synchronize frequency synchronization.

상기 위상 동기 제어부(1400)의 동작을 좀 더 상세히 설명하면 다음과 같다.The operation of the phase synchronization controller 1400 will be described in more detail as follows.

상기 위상 동기 제어부(1400)는, 상기 클럭 선택부(1300)에서 출력되는 기준 클럭과 동기 클럭의 위상을 일치시키는 위상 비교기(1410)와, 상기 위상 비교기(1410)에서 출력되는 신호를 제어 전압으로 발진을 하여 발진 주파수를 출력하는 전압 제어 발진기(1420)로 구성된다.The phase synchronization controller 1400 may include a phase comparator 1410 for matching a phase of a reference clock output from the clock selector 1300 and a synchronization clock, and a signal output from the phase comparator 1410 as a control voltage. And a voltage controlled oscillator 1420 that oscillates and outputs an oscillation frequency.

이와 같이 구성된 위상 동기 제어부(1400)는, 먼저 위상 비교기(1400)에서 상기 멀티플렉서(1310)에서 출력되는 클럭과 상기 논리합소자(1320)에서 출력되는 신호의 위상차를 검출하여 이를 제어 전압으로 전압 제어 발진기(1420)에 전달한다. 그러면 전압 제어 발진기(1420)는 상기 제어 전압에 따라 현재 출력하는 발진 주파수의 위상차를 보정하여 기준클럭 버퍼링부(1500)에 전달한다.The phase synchronizing controller 1400 configured as described above first detects a phase difference between a clock output from the multiplexer 1310 and a signal output from the logic synthesizer 1320 in the phase comparator 1400, and sets the voltage controlled oscillator as a control voltage. (1420). The voltage controlled oscillator 1420 then corrects the phase difference of the oscillation frequency currently output according to the control voltage and transmits the phase difference to the reference clock buffering unit 1500.

상기 기준클럭 버퍼링부(1500)는, 상기 위상 동기 제어부(1400)에서 공급되는 동기 클럭을 분주기를 이용하여 NTR/TTR 기준클럭 레벨에 맞게 분주하고, 시스템 클럭 레벨에 맞게 분주하여 셀 버스(3000)를 통해 각 슬롯으로 공급해주게 된다.The reference clock buffering unit 1500 divides the synchronous clock supplied from the phase synchronization controller 1400 according to the NTR / TTR reference clock level using a divider, and divides the synchronous clock according to the system clock level to divide the cell bus 3000. ) To each slot.

상기 기준클럭 버퍼링부(1500)부의 동작을 좀 더 상세히 설명하면 다음과 같다.The operation of the reference clock buffering unit 1500 will be described in more detail as follows.

도 5에 도시된 바와 같이, 상기 기준클럭 버퍼링부(1500)는, 상기 위상 동기 제어부(1400)에서 출력되는 클럭을 복수개의 분주기로 분주하여 시스템 클럭과 NTR 기준클럭 및 TTR 기준클럭을 출력하는 클럭 분주부(1510)와, 상기 클럭 분주부(1510)에서 출력되는 시스템 클럭을 버퍼링하여 출력하는 시스템 클럭 버퍼(1520)와, 상기 클럭 분주부(1510)에서 출력되는 NTR 기준 클럭을 버퍼링하여 출력하는 NTR클럭 버퍼(1530)와, 상기 클럭 분주부(1510)에서 출력되는 TTR 기준 클럭을 버퍼링하여 출력하는 TTR클럭 버퍼(1540)로 구성된다.As illustrated in FIG. 5, the reference clock buffering unit 1500 divides a clock output from the phase synchronization controller 1400 into a plurality of dividers to output a system clock, an NTR reference clock, and a TTR reference clock. A buffer unit 1510, a system clock buffer 1520 for buffering and outputting the system clock output from the clock divider 1510, and an NTR reference clock output from the clock divider 1510 are buffered and output. An NTR clock buffer 1530 and a TTR clock buffer 1540 for buffering and outputting the TTR reference clock output from the clock divider 1510.

이와 같이 구성된 기준클럭 버퍼링부(1500)는, 먼저 클럭 분주부(1510)에서 내부의 복수개의 분주기(예를 들어, 1:2버퍼, 2430분주기, 20분주기)를 이용하여 입력되는 19.44MHz 클럭을 각각 분주하여, 시스템 클럭을 시스템 클럭 버퍼(1520)에, NTR 클럭은 NTR 클럭버퍼(1530)에, TTR 클럭은 TTR 클럭 버퍼(1540)에 각각 전달한다.The reference clock buffering unit 1500 configured as described above is first input from the clock divider 1510 using a plurality of internal dividers (for example, 1: 2 buffer, 2430 divider, and 20 divider). Each of the MHz clocks is divided so that the system clock is transferred to the system clock buffer 1520, the NTR clock is sent to the NTR clock buffer 1530, and the TTR clock is sent to the TTR clock buffer 1540.

상기 시스템 클럭 버퍼(1520)는 상기 기준클럭 제어부(1200)에서 출력되는 클럭 출력 결정신호(OE1)에 따라 입력되는 시스템 클럭을 버퍼링하고, 이를 연결된각 슬롯에 각각 공급해준다.The system clock buffer 1520 buffers the system clock input according to the clock output determination signal OE1 output from the reference clock control unit 1200 and supplies them to each of the connected slots.

아울러 NTR 클럭 버퍼(1530)는 상기 기준클럭 제어부(1200)에서 출력되는 클럭 출력 결정신호(OE1)에 따라 입력되는 NTR 클럭을 버퍼링하고, 이를 연결된 각 슬롯에 각각 공급해준다.In addition, the NTR clock buffer 1530 buffers the NTR clock input according to the clock output determination signal OE1 output from the reference clock controller 1200 and supplies the same to each of the connected slots.

또한, TTR 클럭 버퍼(1540)도 상기 기준클럭 제어부(1200)에서 출력되는 클럭 출력 결정신호(OE1)에 따라 입력되는 TTR 클럭을 버퍼링하고, 이를 연결된 각 슬롯에 각각 공급해준다.In addition, the TTR clock buffer 1540 buffers the TTR clock input according to the clock output determination signal OE1 output from the reference clock controller 1200 and supplies the same to each of the connected slots.

즉, 기준클럭 버퍼링부(1500)는, 위상이 일치된 신호 중에서 19MHz는 1;2버퍼 및 마더보드를 통해 16개의 신호로 분리한 후 각 슬롯으로 제공하여 상위 디지털 네트웍의 기준신호로 사용하여 WAN인터페이스 동기용으로 사용토록 한다.That is, the reference clock buffering unit 1500 divides the 16 MHz signals from the phase-matched signals into 1 through 2 buffers and the motherboard, and provides them to each slot to use as a reference signal of the upper digital network. Used for interface synchronization.

또한, 19.44MHz 신호에서 2430분주하여 8Khz를 생성하고, 이를 셀 버스(3000)를 통해 집중부(CS : 도면에는 미도시)의 각 슬롯1 ~ 16까지 제공하여 백보드 SMA 커넥터를 통해 모뎀 셀프(MS)의 NTR 기준 동기 클럭으로 사용토록 한다.In addition, the 2430 divided by the 19.44MHz signal to generate 8Khz, through the cell bus 3000 to provide each slot 1 ~ 16 of the concentrating unit (CS: not shown in the figure) by the modem Self (MS) via the backboard SMA connector Use as an NTR reference synchronous clock.

다음으로 8Khz 신호에서 분배된 TTR용 400Hz는 백보드를 통해 집중부(CS)의 각 슬롯1 ~ 슬롯16DML ATU-C의 TTR 기준 클럭으로 사용토록 한다.Next, 400Hz for TTR distributed in the 8Khz signal is used as the TTR reference clock of each slot 1 to slot 16DML ATU-C of the concentrator (CS) through the back board.

도 6은 본 발명에 의한 디에스램 시스템에서 엔티알/티티알 클럭 공급장치의 동작을 간략히 보인 흐름도이다.FIG. 6 is a flow chart briefly illustrating an operation of an entity clock clock device in a DRAM system according to the present invention.

이에 도시된 바와 같이, 프레임 데이터(2MHz, 64Khz, 19MHz)가 입력되면, 프레임을 선택한다. 여기서 프레임 선택은 우선 순위에 따른다. 즉, 외부 동기용(E)으로 NTR인 경우에는 2Mbps 프레임을 수신하게되고, TTR인 경우에는 64Kbps 프레임을 수신한다. 두개의 외부 동기용 프레임이 없는 경우에는 루프동기용(L) 19Mbps 프레임을 선택하게 되고, 루프동기용 신호도 없을 경우에는 내부동기용(O)을 선택하여 PLL동기부의 입력으로 사용하게 된다.As shown in the drawing, when frame data (2 MHz, 64 Khz, 19 MHz) is input, the frame is selected. Frame selection is based on priority. In other words, for external synchronization (E), a 2Mbps frame is received in case of NTR, and a 64Kbps frame in case of TTR. If there are no two external synchronization frames, the loop synchronization (L) 19Mbps frame is selected. If there is no loop synchronization signal, the internal synchronization (O) is selected and used as the input of the PLL synchronization unit.

다음으로 동기된 클럭 신호를 출력하는 데 있어서, 보드 상태를 판정하여 마스터인 경우 출력을 하게되고, 보드 이상이나 슬레이브 보드일 경우에는 기준클럭 출력을 하지 않고 대기 상태로 전환하게 된다.Next, in outputting the synchronized clock signal, the board state is determined and the master outputs the signal. In the case of a board error or a slave board, the output is synchronized to the standby state without outputting the reference clock.

이상에서 상술한 본 발명 "디에스램 시스템에서 엔티알/티티알 클럭 공급장치"에 따르면, 하나의 보드에서 NTR/TTR 클럭 신호의 분배가 가능한 이점이 있다.According to the present invention described above, the "ential / tial clock supply apparatus in a DRAM system", there is an advantage that the NTR / TTR clock signal can be distributed in one board.

또한 이러한 이점으로 인해 국가나 사용자의 환경에 맞게 NTR/TTR 클럭을 공급해줄 수 있으므로, 시스템 구현 비용을 절감할 수 있고, 클럭 공급 장치의 추가적인 설치를 제거할 수 있는 이점이 있다.These benefits also allow the NTR / TTR clocks to be tailored to the country or user's environment, reducing system implementation costs and eliminating the need to install additional clock supplies.

또한, NTR/TTR 클럭 공급 장치를 이중화로 구현함으로써, 보드 불량, 신호선의 장애, 보드의 탈장시에도 안정적인 클럭 제공이 가능하므로, 시스템의 안정도를 향상시킬 수 있으며, 광스플리터를 사용하여 하나의 동일한 신호를 1:2로 분주하여 마스터 보드와 슬레이브 보드에서 각각 공급함으로써, 수신부의 구현이 용이해지는 이점이 있다.In addition, by implementing the NTR / TTR clock supply in redundancy, it is possible to provide a stable clock even in the event of a board failure, a signal line failure, or a board detachment, thereby improving the stability of the system and using an optical splitter. By dividing the signal at 1: 2 and supplying the signals from the master board and the slave board, the receiver can be easily implemented.

Claims (11)

DSLAM 시스템에 있어서,In the DSLAM system, 입력되는 NTR/TTR 데이터 프레임에서 기준 클럭을 복원하고, 광데이터는 분배하여 슬레이브 보드에 전달해줌과 동시에 분배한 광데이터에서 시스템 클럭을 복원하고, 상기 슬레이브 보드의 상태신호와 자신의 보드 상태신호에 따라 상기 NTR/TTR 클럭과 시스템 클럭을 셀 버스를 통해 ATU-C에 선택적으로 공급해주는 마스터 기준 클럭 공급 보드와;Restores the reference clock in the NTR / TTR data frame that is input, distributes the optical data to the slave board, restores the system clock from the distributed optical data, and responds to the status signal of the slave board and its own board status signal. A master reference clock supply board for selectively supplying the NTR / TTR clock and system clock to ATU-C through a cell bus accordingly; 상기 입력되는 NTR/TTR 데이터 프레임에서 해당 기준 클럭을 복원하고, 상기 분배된 광데이터에서 시스템 클럭을 복원하며, 상기 마스터 기준 클럭 공급 보드의 상태와 자신의 보드 상태신호에 따라 상기 NTR/TTR 클럭과 시스템 클럭을 셀 버스를 통해 ATU-C에 선택적으로 공급해주는 슬레이브 기준 클럭 공급 보드로 구성된 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.The reference clock is restored from the input NTR / TTR data frame, the system clock is restored from the distributed optical data, and the NTR / TTR clock is generated according to the state of the master reference clock supply board and its own board state signal. An ENTIAL / TIAL clock supply in a DRAM system comprising a slave reference clock supply board that selectively supplies the system clock to ATU-C via a cell bus. 제1항에 있어서, 상기 마스터 기준 클럭 공급보드는,The method of claim 1, wherein the master reference clock supply board, 상기 입력되는 NTR/TTR 데이터에서 해당 기준 클럭을 복원하고, 상기 광데이터를 분배한 후 분배된 광데이터에서 시스템 클럭을 복원하며 입력 데이터 유무에 대응하는 시그널을 발생하는 프레이머부와;A framer unit for restoring a corresponding reference clock from the input NTR / TTR data, distributing the optical data, restoring a system clock from the distributed optical data, and generating a signal corresponding to input data; 상기 프레이머부에서 발생되는 시그널을 검출하고, 검출한 시그널에 대응하는 디스플레이를 제어하며, 상기 검출한 시그널과 셀 버스를 통해 전송되는 슬레이브 기준 클럭 공급 보드의 상태 신호를 조합하여 클럭 선택 및 클럭 출력 결정신호를 발생하는 기준 클럭 제어부와;Detects a signal generated by the framer unit, controls a display corresponding to the detected signal, and selects a clock selection and a clock output by combining the detected signal with a status signal of a slave reference clock supply board transmitted through a cell bus. A reference clock control unit for generating a signal; 상기 기준 클럭 제어부에서 발생되는 클럭 선택 결정신호에 따라 상기 프레이머부에서 출력되는 복수개의 기준 클럭중 하나를 선택하여 출력하고, 상기 셀 버스에서 공급되는 슬레이브 보드의 동기 클럭과 자신이 출력하는 동기 클럭을 논리합하여 출력하는 클럭 선택부와;The controller selects and outputs one of a plurality of reference clocks output from the framer unit according to a clock selection determination signal generated by the reference clock controller, and outputs a synchronization clock of a slave board supplied from the cell bus and a synchronization clock of the slave board. A clock selector for outputting in OR; 상기 클럭 선택부에서 출력되는 기준 클럭과 동기 클럭의 위상을 일치시키는 위상 동기 제어부와;A phase synchronization controller for matching a phase of a reference clock and a synchronization clock output from the clock selector; 상기 기준 클럭 제어부에서 출력되는 클럭 출력 결정신호에 따라 상기 위상 동기 제어부에서 출력된 기준 클럭을 버퍼링하여 출력하는 기준 클럭 버퍼링부로 구성된 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.The apparatus of claim 1 or 2, comprising: a reference clock buffering unit configured to buffer and output a reference clock output from the phase synchronization controller according to a clock output determination signal output from the reference clock control unit. 제2항에 있어서, 상기 프레이머부는,The method of claim 2, wherein the framer unit, 입력되는 TTR 데이터에서 TTR 기준 클럭을 복원하는 TTR 데이터/클럭 변환기와;A TTR data / clock converter for restoring a TTR reference clock from the input TTR data; 상기 입력되는 NTR 데이터에서 NTR 기준 클럭을 복원하는 NTR 데이터/클럭 변환기와;An NTR data / clock converter for restoring an NTR reference clock from the input NTR data; 상기 입력되는 광데이터를 두 개의 광데이터로 분배하는 광 스플리터와;An optical splitter for distributing the input optical data into two optical data; 상기 광 스플리터에서 출력되는 광데이터에서 시스템 클럭을 복원하는 광데이터/클럭 변환기와;An optical data / clock converter for restoring a system clock from the optical data output from the optical splitter; 발진을 하여 특정의 시스템 클럭을 발생하는 발진기로 구성된 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.An ENTIAL / TIAL clock supply device in a DRAM system comprising an oscillator configured to oscillate to generate a specific system clock. 제2항에 있어서, 상기 기준 클럭 제어부는,The method of claim 2, wherein the reference clock control unit, 상기 프레이머부에서 출력되는 시그널 신호를 검출하는 시그널 검출기와,A signal detector for detecting a signal signal output from the framer unit; 상기 셀 버스를 통해 입력되는 슬레이브 기준 클럭 공급보드의 상태 신호를 검출하는 보드 상태신호 검출기와;A board status signal detector for detecting a status signal of a slave reference clock supply board input through the cell bus; 상기 시그널 검출기 및 보드 상태신호 검출기에서 각각 검출된 신호를 분석하고, 상기 시그널 검출기에서 검출된 신호의 디스플레이를 위한 제어신호와 입력된 클럭 선택 결정신호와 클럭 출력 결정신호를 발생하는 제어부와;A control unit for analyzing the signals detected by the signal detector and the board status signal detector, respectively, and generating a control signal for displaying the signal detected by the signal detector, an input clock selection determination signal, and a clock output determination signal; 상기 제어부에서 출력되는 디스플레이 제어신호에 따라 동작/대기 모드, 입력 신호 정상 여부, 동기 신호 선택 여부, 외부 동기 및 루프 동기 여부, 망의 장애로 신호 수신이 불가능한 경우를 표시해주는 디스플레이기로 구성된 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.According to the display control signal output from the control unit according to the operation / standby mode, whether the input signal is normal, whether the synchronization signal is selected, whether the external synchronization and loop synchronization, the display unit for displaying the case that the signal reception is impossible due to the network failure ENTIAL / TIAL clock supply in a DRAM system. 제4항에 있어서, 상기 제어부는,The method of claim 4, wherein the control unit, 현재 마스터 보드의 상태신호와 전원 상태 신호와 위상 동기 상태신호와 하드웨어/소프트웨어 제어신호와 리셋 신호와 보드 탈장 여부신호를 논리곱하는 제1논리곱소자와, 상기 전원 상태 신호와 위상 동기 상태신호와 하드웨어/소프트웨어 제어신호와 리셋 신호와 보드 탈장 여부신호와 슬레이브 보드의 상태 신호를 논리곱하는 제2논리곱소자와, 상기 제1 및 제2 논리곱소자의 출력신호를 부정 논리합하여 그 결과신호를 클럭 출력 결정신호로 출력하는 부정 논리합소자로 구성된 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.A first logical element which logically multiplies the current signal of the master board, the power status signal, the phase synchronization status signal, the hardware / software control signal, the reset signal, and the board disconnection signal; and the power status signal, the phase synchronization status signal, and the hardware. And / or a negative logical sum of a software control signal, a reset signal, a board disconnection signal and a slave board state signal, and an output signal of the first and second logic devices, and clocked the result signal. An ENTIAL / TIAL clock supply device in a DRAM system comprising an NOR device outputting a decision signal. 제4항에 있어서, 상기 디스플레이기는,The display apparatus of claim 4, wherein the display device 보드가 정상동작시에는 RUN LED를 발광시키고, 동작/대기 모드에서 현재 동작 상태일 때는 ACT LED를 발광시키고, 2M/64K 프레임 입력신호가 정상적으로 수신될 때에는 NTR. TTR LED를 발광시키며, 동기신호 선택일 경우외부 동기일 때는 LED를 그린(green)으로 표시하고, 루프 동기일 때는 LED를 노란색(yellow)으로 표시하며, 망의 장애로 모든 신호를 수신할 수 없을 때에는 LED를 빨간색(RED)으로 표시하는 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.When the board is in normal operation, the RUN LED is lit. In the run / standby mode, the ACT LED is lit. When the 2M / 64K frame input signal is normally received, the NTR. TTR LED is lighted up. In case of synchronous signal selection, LED is displayed in green for external sync. In case of loop sync, LED is displayed in yellow, and all signals cannot be received due to network failure. An ENTIAL / TIAL clock supply in a DRAM system, wherein the LED is displayed in red. 제2항에 있어서, 상기 클럭 선택부는,The method of claim 2, wherein the clock selector, 상기 기준 클럭 제어부에서 발생되는 클럭 선택 결정신호에 따라 상기 프레이머부에서 출력되는 복수개의 기준 클럭중 하나를 선택하여 출력하는 멀티플렉서와, 상기 셀 버스에서 공급되는 슬레이브 보드의 동기 클럭과 자신이 출력하는 동기 클럭을 논리합하여 출력하는 논리합소자로 구성된 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.A multiplexer for selecting and outputting one of a plurality of reference clocks output from the framer unit according to a clock selection decision signal generated by the reference clock controller, a synchronization clock of a slave board supplied from the cell bus, and a synchronization of the multiplexer An ENTIAL / TIAL clock supply device in a DRAM system comprising a logic sum element configured to output a logic sum of a clock. 제2항에 있어서, 상기 위상 동기 제어부는,The method of claim 2, wherein the phase synchronization control unit, 상기 클럭 선택부에서 출력되는 기준 클럭과 동기 클럭의 위상을 일치시키는 위상 비교기와, 상기 위상 비교기에서 출력되는 신호를 제어 전압으로 발진을 하여 발진 주파수를 출력하는 전압 제어 발진기로 구성된 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.A phase comparator for matching the phase of the reference clock output from the clock selector with the synchronization clock, and a voltage controlled oscillator for oscillating the signal output from the phase comparator with a control voltage and outputting an oscillation frequency. ENTIAL / TIAL clock supply in RAM system. 제2항에 있어서, 상기 기준클럭 버퍼링부는,The method of claim 2, wherein the reference clock buffering unit, 상기 위상 동기 제어부에서 출력되는 클럭을 복수개의 분주기로 분주하여 시스템 클럭과 NTR 기준클럭 및 TTR 기준클럭을 출력하는 클럭 분주부와, 상기 클럭 분주부에서 출력되는 시스템 클럭을 버퍼링하여 출력하는 시스템 클럭 버퍼와, 상기 클럭 분주부에서 출력되는 NTR 기준 클럭을 버퍼링하여 출력하는 NTR클럭 버퍼와, 상기 클럭 분주부에서 출력되는 TTR 기준 클럭을 버퍼링하여 출력하는 TTR클럭 버퍼로 구성된 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.A clock divider for dividing the clock output from the phase synchronization controller into a plurality of dividers to output a system clock, an NTR reference clock and a TTR reference clock, and a system clock buffer for buffering and outputting the system clock output from the clock divider. And an NTR clock buffer configured to buffer and output the NTR reference clock output from the clock divider, and a TTR clock buffer configured to buffer and output the TTR reference clock output from the clock divider. ENTIAL / TIAL clock supply. 제1항에 있어서, 상기 슬레이브 기준클럭 공급보드는,The method of claim 1, wherein the slave reference clock supply board, 상기 입력되는 NTR/TTR 데이터에서 그에 대응하는 기준 클럭을 복원하고, 상기 분배된 광데이터에서 시스템 클럭을 복원하며 입력 데이터 유무에 대응하는 시그널을 발생하는 프레이머부와;A framer unit for restoring a reference clock corresponding to the input NTR / TTR data, restoring a system clock from the distributed optical data, and generating a signal corresponding to input data; 상기 프레이머부에서 발생되는 시그널을 검출하고, 검출한 시그널에 대응하는 디스플레이를 제어하며, 상기 검출한 시그널과 셀 버스를 통해 전송되는 마스터 기준 클럭 공급 보드의 상태 신호를 조합하여 클럭 선택 및 클럭 출력 결정신호를 발생하는 기준 클럭 제어부와;Detects a signal generated by the framer, controls a display corresponding to the detected signal, and combines the detected signal with a status signal of a master reference clock supply board transmitted through a cell bus to determine clock selection and clock output. A reference clock control unit for generating a signal; 상기 기준 클럭 제어부에서 발생되는 클럭 선택 결정신호에 따라 상기 프레이머부에서 출력되는 복수개의 기준 클럭중 하나를 선택하여 출력하고, 상기 셀 버스에서 공급되는 마스터 보드의 동기 클럭과 자신이 출력하는 동기 클럭을 논리합하여 출력하는 클럭 선택부와;The controller selects and outputs one of a plurality of reference clocks output from the framer unit according to a clock selection determination signal generated by the reference clock controller, and outputs a synchronization clock of the master board supplied from the cell bus and a synchronization clock of the master board. A clock selector for outputting in OR; 상기 클럭 선택부에서 출력되는 기준 클럭과 동기 클럭의 위상을 일치시키는 위상 동기 제어부와;A phase synchronization controller for matching a phase of a reference clock and a synchronization clock output from the clock selector; 상기 기준 클럭 제어부에서 출력되는 클럭 출력 결정신호에 따라 상기 위상 동기 제어부에서 출력된 기준 클럭을 버퍼링하여 출력하는 기준 클럭 버퍼링부로 구성된 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.The apparatus of claim 1 or 2, comprising: a reference clock buffering unit configured to buffer and output a reference clock output from the phase synchronization controller according to a clock output determination signal output from the reference clock control unit. 제10항에 있어서, 상기 프레이머부는,The method of claim 10, wherein the framer unit, 입력되는 TTR 데이터에서 TTR 기준 클럭을 복원하는 TTR 데이터/클럭 변환기와;A TTR data / clock converter for restoring a TTR reference clock from the input TTR data; 상기 입력되는 NTR 데이터에서 NTR 기준 클럭을 복원하는 NTR 데이터/클럭 변환기와;An NTR data / clock converter for restoring an NTR reference clock from the input NTR data; 상기 입력되는 광데이터에서 시스템 클럭을 복원하는 광데이터/클럭 변환기와;An optical data / clock converter for restoring a system clock from the input optical data; 발진을 하여 특정의 시스템 클럭을 발생하는 발진기로 구성된 것을 특징으로 하는 디에스램 시스템에서 엔티알/티티알 클럭 공급장치.An ENTIAL / TIAL clock supply device in a DRAM system comprising an oscillator configured to oscillate to generate a specific system clock.