KR100382376B1 - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
본 발명은 신뢰성 있는 구조를 갖는 반도체 장치 및 그의 제조방법을 제공한다.The present invention provides a semiconductor device having a reliable structure and a method of manufacturing the same.
본 발명에 따른 반도체 장치는 기판 상에 형성된 한층이상의 절연막을 포함하고, 상기 한층이상의 절연막은 소정의 낮은 비유전상수를 갖는 절연막을 포함한다. 상기 한층이상의의 절연막에 하나이상의 개구부가 형성되고, 상기 개구부의 내부 측벽의 적어도 일부분 상에 무기절연막이 형성된다. 상기 무기절연막의 비유전상수는 상기 소정의 낮은 비유전상수보다 크다. 상기 하나이상의 개구부의 각각이 금속물질로 채워진다. 바람직하게, 상기 소정의 낮은 비유전상수는 실리콘 이산화물의 비유전상수 보다 작다.The semiconductor device according to the present invention includes at least one insulating film formed on a substrate, and the at least one insulating film includes an insulating film having a predetermined low dielectric constant. At least one opening is formed in the at least one insulating film, and an inorganic insulating film is formed on at least a portion of the inner sidewall of the opening. The dielectric constant of the inorganic insulating film is larger than the predetermined low dielectric constant. Each of the one or more openings is filled with a metallic material. Preferably, the predetermined low dielectric constant is less than the dielectric constant of silicon dioxide.
본 발명에 의하면, 배선 도전체 사이의 배선용량이 감소되고, 배선 도전체 사이 또는 비아홀 또는 콘택홀 사이의 누설전류가 감소되며, 배선의 필링 및/또는 크랙 발생이 방지됨으로써, 고신뢰성을 갖는 반도체 장치를 얻을 수 있다.According to the present invention, a semiconductor having high reliability can be obtained by reducing wiring capacitance between wiring conductors, leakage current between wiring conductors or via holes or contact holes, and preventing filling and / or cracking of wiring. Get the device.
Description
본 발명은 신뢰성 있는 배선구조를 갖는 반도체 장치 및 그의 제조방법에 관한 것이다. 특히, 본 발명은 매립 배선구조를 갖는 반도체 장치에서 배선 도전체 사이의 누설전류를 허용치이내로 억제하고, 막들 또는 층들 사이의 접착력을 향상시키며, 보이드 (void) 발생을 방지하는 것에 관한 것이다.The present invention relates to a semiconductor device having a reliable wiring structure and a manufacturing method thereof. In particular, the present invention relates to suppressing a leakage current between wiring conductors within an allowable value in a semiconductor device having a buried wiring structure, improving adhesion between films or layers, and preventing void generation.
반도체 장치의 회로 소자가 점점 더 미세해지고 반도체 장치의 집적도가 증가함에 따라, 배선 도전체의 폭과 배선 도전체 사이의 간격이 좁아지고 있다. 배선 도전체의 폭과 배선 도전체 사이의 간격이 좁아지면, 배선 도전체 사이의 배선 캐패시턴스가 커져서 반도체 장치의 동작속도가 저하된다. 이러한 단점을 해결하기 위하여, 배선 도전체가 저저항 금속물질로 이루어지고 배선간 절연막이 저유전상수를 갖는 막으로 이루어진 구조에 대한 측정을 실시하고 있다. 그러한 측정들 중, 최근 구리 배선 도전체를 사용하는 구조가 주시되고 있다. 그러한 구조를 실현시키는데 있어서, 특히 이중 데머신 방법(dual damascene method)은 공정단계를 감소시키고 큰 장점의 효과를 제공하는데 매우 유용하다.As the circuit elements of the semiconductor device become finer and the degree of integration of the semiconductor device increases, the gap between the width of the wiring conductor and the wiring conductor is narrowing. When the width of the wiring conductor and the distance between the wiring conductors become narrow, the wiring capacitance between the wiring conductors becomes large and the operation speed of the semiconductor device is lowered. In order to solve this disadvantage, a measurement has been carried out on the structure in which the wiring conductor is made of a low resistance metal material and the insulating film between wirings is made of a film having a low dielectric constant. Among such measurements, a structure using copper wiring conductors has recently been observed. In realizing such a structure, in particular the dual damascene method is very useful for reducing the process steps and providing the effect of great advantage.
도 7a 내지 도 7d, 도 8a 내지 도 8d 및 도 9a 와 도 9b를 참조하여, 이중 데머신 방법을 이용한 종래의 반도체 장치의 제조방법을 설명한다.7A to 7D, 8A to 8D, and FIGS. 9A and 9B, a method of manufacturing a conventional semiconductor device using the double demachine method will be described.
종래의 방법에서, 먼저, 도면에 도시되지 않은 기판 또는 웨이퍼 상에 형성된 제 1 Cu 막 (301) 상에 제 1 플라즈마 SiN 막 (302) 을 형성한다. 그런 다음, 저유전 상수를 갖는 유기중합체 (organic polymer), 예를 들면 PAE (폴리아릴에테르; polyarylether) 유기용매에 용해한 액을 제 1 플라즈마 SiN 막 (302) 상에 도포하고, 저온 베이킹(baking) 및 질소 분위기에서의 고온 큐어링(curing)을 수행한다. 결과로서, 제 1 플라즈마 SiN 막 (302) 상에 제 1 PAE 막 (303) 이 형성된 도 7a의 구조를 얻는다. 도 7b 에 도시된 바와 같이, 제 1 PAE 막 (303) 상에 제 1 플라즈마 SiO2막 (304) 을 형성한다. 다음으로, 도 7c에 도시된 바와 같이, 제 1 플라즈마 SiO2막 (304) 상에 상술한 제 1 PAE 막 (303) 의 형성방법과 동일한 방법으로 제 2 PAE 막 (305) 을 형성하고, 또한 제 2 PAE 막 (305) 상에 제 2 플라즈마 SiO2막 (306) 도 형성한다. 그리고 나서, 제 2 플라즈마 SiO2막 (306) 상에, 포토리소그라피등을 이용하여, 비아홀이 형성될 영역에 대응하는 개구부를 갖는 KrF 포토레지스트막 (307) 을 형성한다. 마스크로서, KrF 포토레지스트막 (307) 을 사용하여, 제 1 플라즈마 SiO2막 (306) 을 플루오르카본계 가스를 사용하여 처리한다. PAE 막과 플라즈마 SiO2막을 비교해보면, 플루오르카본계 가스에 의한 플라즈마 SiO2막의 에칭속도가 PAE 막보다 늦다. 이에 따라, 제 2 플라즈마 SiO2막 (306) 만을 선택적으로 식각하여 제 2 플라즈마 SiO2막 (306) 내에 개구부 (321) 를 형성함으로써, 도 7d에 도시된 구조를 얻는다.In the conventional method, first, a first plasma SiN film 302 is formed on a first Cu film 301 formed on a substrate or wafer not shown in the figure. Then, a solution dissolved in an organic polymer having a low dielectric constant, for example, a PAE (polyarylether) organic solvent, is applied onto the first plasma SiN film 302 and baked at low temperature. And high temperature curing in a nitrogen atmosphere. As a result, the structure of FIG. 7A in which the first PAE film 303 is formed on the first plasma SiN film 302 is obtained. As shown in FIG. 7B, a first plasma SiO 2 film 304 is formed on the first PAE film 303. Next, as shown in FIG. 7C, the second PAE film 305 is formed on the first plasma SiO 2 film 304 in the same manner as the method for forming the first PAE film 303 described above. A second plasma SiO 2 film 306 is also formed on the second PAE film 305. Then, on the second plasma SiO 2 film 306, a KrF photoresist film 307 having an opening corresponding to the region where the via hole is to be formed is formed by using photolithography or the like. As the mask, the KrF photoresist film 307 is used to treat the first plasma SiO 2 film 306 using a fluorocarbon gas. A comparison PAE film and a plasma SiO 2 film, a SiO 2 film, a plasma etching rate of the fluorocarbon-based gas is late than the PAE film. Accordingly, only the second plasma SiO 2 film 306 is selectively etched to form the openings 321 in the second plasma SiO 2 film 306, thereby obtaining the structure shown in FIG. 7D.
그런 다음, 제 2 플라즈마 SiO2막 (306) 상에 포토레지스트막 (307) 이 잔존하는 상태에서, 산소계 가스, 예컨대, O2, CO, CO2와 같은 산소를 포함하는 가스와 질소가스의 혼합가스로 제 2 PAE 막 (305) 을 처리한다. 이러한 공정에서, 잔존하는 포토레지스트막 (307) 이 동시에 제거된다. 또한, PAE 는 유기성분으로만 구성되기 때문에, 산소와 질소의 혼합가스에 의해 PAE 는 충분히 식각되어 제거되지만, 플라즈마 SiO2막은 그러한 가스에 의해 거의 식각되지 않는다. 이에 따라, 식각이 충분히 선택적으로 증가되어, 제 2 PAE 막 (305) 에 개구부가 형성되고 제 1 플라즈마 SiO2막 (304) 은 식각정지막으로서 작용한다. 이러한 공정에 의해, 도 8a에 도시된 구조를 얻는다. 그리고 나서, 도 8b에 도시된 바와 같이, 제 2 플라즈마 SiO2막 (306) 상에 포토레지스트막 (307) 에 형성된 제 1 개구부 (321) 보다 큰 영역을 갖는 개구부 (322) 를 가지는 포토레지스트막 (308) 을 포토리소그라피등을 사용하여 형성한다.Then, in a state in which the photoresist film 307 remains on the second plasma SiO 2 film 306, a mixture of an oxygen-based gas such as oxygen, such as O 2 , CO, CO 2 , and nitrogen gas The second PAE film 305 is treated with gas. In this process, the remaining photoresist film 307 is simultaneously removed. In addition, since PAE is composed only of organic components, PAE is sufficiently etched and removed by a mixed gas of oxygen and nitrogen, but the plasma SiO 2 film is hardly etched by such a gas. Thus, the etching is sufficiently selectively increased, so that an opening is formed in the second PAE film 305 and the first plasma SiO 2 film 304 acts as an etch stop film. By this process, the structure shown in Fig. 8A is obtained. Then, as shown in FIG. 8B, a photoresist film having an opening 322 having an area larger than the first opening 321 formed in the photoresist film 307 on the second plasma SiO 2 film 306. 308 is formed using photolithography or the like.
다음으로, 마스크로서 포토레지스트막 (308) 을 사용하여, 제 2 플라즈마 SiO2막 (306) 을 플루오르카본계 가스로 처리한 다음, 제 2 PAE 막 (305) 을 산소계 가스 및 질소가스의 혼합가스로 상기와 유사한 방식으로 처리한다. 이에 따라, 제 2 PAE 막 (305) 및 제 2 플라즈마 SiO2막 (306) 에 개구부 또는 트렌치 (323) 가 형성된다. 이러한 경우, 이전에 형성된 개구부의 저부에서, 제 1 플라즈마 SiO2막 (303) 과 제 1 PAE 막 (304) 도 상술한 플루오르카본계 가스에 의한 공정 및 산소계 가스 및 질소의 혼합가스에 의한 공정에 의해 식각됨으로써, 제 1 플라즈마 SiO2막 (304) 과 제 1 PAE 막 (303) 에 개구부 또는 트렌치 (324) 가 형성된다. 잔재하는 포토레지스트막 (308) 은 유기중합체의 처리, 즉 산소계 가스 및 질소의 혼합가스에 의한 PAE 막의 식각처리시 동시에 제거한다.Next, using the photoresist film 308 as a mask, the second plasma SiO 2 film 306 is treated with a fluorocarbon gas, and then the second PAE film 305 is a mixed gas of an oxygen gas and a nitrogen gas. Treatment in a similar manner to the above. Accordingly, openings or trenches 323 are formed in the second PAE film 305 and the second plasma SiO 2 film 306. In this case, at the bottom of the previously formed opening, the first plasma SiO 2 film 303 and the first PAE film 304 are also subjected to the above-described process by the fluorocarbon gas and the process by the mixed gas of oxygen-based gas and nitrogen. By etching, openings or trenches 324 are formed in the first plasma SiO 2 film 304 and the first PAE film 303. The remaining photoresist film 308 is simultaneously removed during the treatment of the organic polymer, that is, the etching of the PAE film by the mixed gas of oxygen-based gas and nitrogen.
그런 다음, 기판 전면을 에치백함으로써, 트렌치 (324) 의 저면에서 노출된플라즈마SiN막 (302) 의 일부가 식각되어, 도 8c에 도시된 바와 같이, 트렌치 (324) 가 제 1 Cu 막 (301) 에 도달한다. 제 1 플라즈마 SiN막 (302) 에 개구부를 평탄하게 형성하기 위하여, 제 1 플라즈마 SiN막 (302) 을 미리 얇게 형성하거나, 제 1 플라즈마 SiO2막 (304) 및 제 2 플라즈마 SiO2막 (306) 을 미리 제 1 플라즈마 SiN막 (302) 에 대하여 충분히 두껍게 형성한다. 이러한 공정단계에 의해, 도 8c에 도시된 바와 같이, 저유전상수를 갖는 막, 여기에서는 제 1 PAE 막(303) 및 제 2 PAE 막 (305) 을 사용한 이중 데머신구조가 형성된다.Then, by etching back the entire surface of the substrate, a portion of the plasma SiN film 302 exposed at the bottom of the trench 324 is etched, so that the trench 324 is the first Cu film 301 as shown in FIG. 8C. To reach In order to form openings in the first plasma SiN film 302 evenly, the first plasma SiN film 302 is formed thin in advance, or the first plasma SiO 2 film 304 and the second plasma SiO 2 film 306 are formed. Is formed sufficiently thick in advance with respect to the first plasma SiN film 302. By this process step, as shown in FIG. 8C, a double demachine structure using a film having a low dielectric constant, in which a first PAE film 303 and a second PAE film 305 is formed.
도 8d에 도시된 바와 같이, 스퍼터링 방법을 사용하여 기판 상에 배리어 금속막 (309) 으로서 얇은 탄탈륨 (Ta) 막을 형성한다. 다음으로, 도 9a에 도시된 바와 같이, 트렌치 (323, 324) 가 구리막 (310) 으로 채워지도록 배리어 금속막 (309) 상에 스퍼터링 방법으로 구리막 (310) 을 형성한다. 그런 다음, 수소 환원 분위기에서, 상기 결과물 구조의 기판을 열처리하여, 트렌치(323, 324)를 채우는 구리를 다시 녹여서 리플로우 공정을 수행한다. 그러나, 이러한 경우, 구리로 트렌치 (323, 324) 를 완전히 채우는 것이 불가능하여, 트렌치에 보이드 (311) 가 형성된다. 그리고 나서, 화학기계연마 (chemical mechanical polishing; CMP) 를 사용하여, Cu 막 (310) 과 배리어 금속막 (309) 을 제 2 플라즈마 SiO2막 (306) 의 표면이 노출되도록 연마함으로써, 도 9b에 도시된 구조를 얻는다. 보이드 (311) 가 외측에서 나타나지 않더라도, 배선 도전체 (310) 내에 보이드 (311) 가 포함되기 때문에, 그러한 구조를 갖는 배선 도전체를 포함하는 반도체 장치의신뢰성이 저하될 가능성이 있다.As shown in Fig. 8D, a thin tantalum (Ta) film is formed as a barrier metal film 309 on the substrate using a sputtering method. Next, as shown in FIG. 9A, the copper film 310 is formed on the barrier metal film 309 by the sputtering method so that the trenches 323 and 324 are filled with the copper film 310. Then, in a hydrogen reducing atmosphere, the substrate having the resultant structure is heat-treated to re-dissolve copper filling the trenches 323 and 324 again. In this case, however, it is impossible to completely fill the trenches 323, 324 with copper, and voids 311 are formed in the trenches. Then, using chemical mechanical polishing (CMP), the Cu film 310 and the barrier metal film 309 are polished so that the surface of the second plasma SiO 2 film 306 is exposed, as shown in FIG. 9B. Obtain the structure shown. Even if the void 311 does not appear from the outside, since the void 311 is included in the wiring conductor 310, there is a possibility that the reliability of the semiconductor device including the wiring conductor having such a structure is lowered.
상술한 종래의 방법에 의해 제조된 반도체 장치는 다음의 3 가지 주요한 문제점을 갖는다.The semiconductor device manufactured by the above-described conventional method has three main problems.
첫 번째 문제로서, 동일층에 있는 배선 도전체들 사이 또는 동일층에 있는 비아홀 또는 콘택홀 사이에 누설전류가 커질 가능성이 있다.As a first problem, there is a possibility that the leakage current increases between wiring conductors in the same layer or between via holes or contact holes in the same layer.
이것은 저유전상수를 갖는 막, 예컨대 상술한 PAE 등과 같은 유기중합체막 및 다공성막이, 그 자체가 매우 큰 누설전류를 갖는 경향이 있기 때문이다. 그러한 저유전상수를 갖는 막을 동일층에 있는 배선 도전체 사이 또는 동일층에 있는 비아홀 사이에서 절연막으로서 사용되면, 특히 저유전상수를 갖는 막이 단일층 절연막을 형성하여 인접 배선 도전체 사이에서 절연막으로서 사용될때, 그러한 막은 배선 도전체 사이에서 큰 누설전류를 야기시키거나 비아홀 사이에서 큰 누설전류를 야기시킨다.This is because membranes having a low dielectric constant, such as organic polymer membranes such as PAE and the like, and porous membranes themselves tend to have very large leakage currents. When such a film having a low dielectric constant is used as an insulating film between wiring conductors in the same layer or between via holes in the same layer, especially when a film having a low dielectric constant forms a single layer insulating film and is used as an insulating film between adjacent wiring conductors, Such a film causes a large leakage current between the wiring conductors or a large leakage current between the via holes.
두 번째 문제는 필링오프 (peeling off) 및 크랙이 발생하기 쉬운 것이다.The second problem is that peeling off and cracking are likely to occur.
이는 상술한 저유전상수를 갖는 막이 금속층과 열악한 접착력을 갖고, 그러한 막은 금속막의 열패창계수와 다른 열팽창계수를 갖기 때문이다. 종래의 방법에서는, 금속배선 도전체 및 저유전상수를 갖는 막이 존재하는 부분이 서로 콘택함으로써, 후속 공정에서 열순환이 일어나면, 열악한 흡착력 및 크랙의 발생 가능성이 존재하게 된다.This is because the film having the low dielectric constant described above has poor adhesion with the metal layer, and such film has a coefficient of thermal expansion different from that of the metal film. In the conventional method, the portions in which the metal wiring conductor and the film having the low dielectric constant exist are in contact with each other, so that when thermal cycling occurs in a subsequent step, poor adsorption force and the possibility of cracking exist.
세 번째 문제는 금속막 물질로 트렌치 또는 비아홀을 완전히 채우기가 어렵다는 것이다. 이에 대한 이유는 다음과 같다.The third problem is that it is difficult to completely fill the trench or via hole with metal film material. The reason for this is as follows.
반도체 장치가 미세화되고 특히 배선 또는 비아홀에 대한 각각의 트렌치의 어스펙트비가 커지는 경우, 트렌치 또는 비아홀을 채우는 종래의 기술은 양산을 고려하면, 큰 어스펙트비를 갖는 구조에 적용할 수 없다. 예컨대, 스퍼터 리플로우(sputter reflow) 기술은 2.5 미만의 어스펙트비를 갖는 구조에 제한되고, 플래팅(plating) 방법은 4 미만의 어스펙트비를 갖는 구조에 제한된다. Cu-CVD 방식은 우수한 매립특성을 가지며 4 이상의 어스펙티비를 갖는 구조에 적용할 수 있다. 그러나, 이 방법은 양산성이 우수하지 못하므로, 실제의 양산방법으로서 현재에는 유용하지 못하다. 상술한 종래의 방법을 사용할 때, 트렌치 및 비아홀 모두 수직으로 긴 프로파일을 갖기 때문에, 금속배선 도전체로 트렌치 및 비아홀을 완전히 채우는 것이 불가능하고, 그 내부에 보이드가 형성된다.When the semiconductor device is miniaturized and especially the aspect ratio of each trench to the wiring or via hole becomes large, the conventional technique of filling the trench or via hole cannot be applied to a structure having a large aspect ratio in consideration of mass production. For example, the sputter reflow technique is limited to structures having an aspect ratio of less than 2.5, and the plating method is limited to structures having an aspect ratio of less than four. Cu-CVD can be applied to a structure having excellent embedding properties and having an aspect ratio of 4 or more. However, this method is not excellent in mass productivity, and thus is not useful at present as an actual mass production method. When using the conventional method described above, since both the trench and the via hole have a vertically long profile, it is impossible to completely fill the trench and the via hole with a metal wiring conductor, and voids are formed therein.
종래의 방법에서, 금속물질로 트렌치 및 비아홀을 채우기 전에 디개싱 (degassing) 을 수행하면, 트렌치 및 비아홀의 내측 표면에 노출된 유기중합체막 또는 다공성막이 가스를 발생하기 쉽고, 이러한 가스는 보이드를 생성하여 트렌치 및 비아홀의 불완전 매립의 원인이 된다. 유기중합체막을 사용하는 경우, 식각등에 의해 유기물질이 파괴되고 노출된 부분으로부터 분리되며, 다공성막을 사용하는 경우, 다공성막 내에 흡수된 수분이 거기로부터 분리된다. 이러한 현상은 상술한 보이드를 야기시킨다.In a conventional method, if degassing is performed before filling trenches and via holes with a metal material, an organic polymer film or a porous film exposed to the inner surface of the trenches and via holes is likely to generate gas, and these gases generate voids. This can cause incomplete filling of trenches and via holes. In the case of using the organic polymer membrane, the organic material is destroyed and separated from the exposed portion by etching or the like, and in the case of using the porous membrane, moisture absorbed in the porous membrane is separated therefrom. This phenomenon causes the above-mentioned voids.
따라서, 본 발명의 제 1 목적은 배선 도전체 사이의 배선용량을 감소시키고 배선 도전체 사이 또는 비아홀 또는 콘택홀 사이의 누설전류를 감소시킬 수 있는반도체 장치 및 그의 제조방법을 제공하는 것이다.Accordingly, a first object of the present invention is to provide a semiconductor device capable of reducing wiring capacitance between wiring conductors and reducing leakage current between wiring conductors or between via holes or contact holes, and a manufacturing method thereof.
본 발명의 제 2 목적은 반도체 장치의 배선 구조에서 필링 및/또는 크랙 발생을 방지할 수 있는 반도체 장치 및 그의 제조방법을 제공하는 것이다.A second object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which can prevent peeling and / or cracking in the wiring structure of the semiconductor device.
본 발명의 제 3 목적은 고신뢰성을 갖는 반도체 장치 및 그의 제조방법을 제공하는 것이다.A third object of the present invention is to provide a semiconductor device having high reliability and a method of manufacturing the same.
본 발명의 제 4 목적은 상술한 종래기술의 단점을 방지할 수 있는 반도체 장치 및 그의 제조방법을 제공하는 것이다.A fourth object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which can prevent the above-mentioned disadvantages of the prior art.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조공정동안 얻어진 구조를 나타내는 개략적 단면도.1A to 1D are schematic cross sectional views showing a structure obtained during a manufacturing process of a semiconductor device according to the first embodiment of the present invention;
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조공정 동안 도 1d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.2A to 2D are schematic cross-sectional views showing the structure obtained after the structure of FIG. 1D during the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
도 3a 내지 도 3c 는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조공정 동안 도 2d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.3A to 3C are schematic cross-sectional views showing the structure obtained after the structure of FIG. 2D during the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
도 4a 내지 도 4d는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조공정 동안 얻어진 구조를 나타내는 개략적 단면도.4A to 4D are schematic cross-sectional views showing structures obtained during the manufacturing process of a semiconductor device according to the second embodiment of the present invention.
도 5a 내지 도 5d는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조공정 동안 도 4d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.5A to 5D are schematic cross-sectional views showing the structure obtained after the structure of FIG. 4D during the manufacturing process of the semiconductor device according to the second embodiment of the present invention.
도 6a 및 도 6b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조공정 동안 도 5d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.6A and 6B are schematic cross-sectional views showing the structure obtained after the structure of FIG. 5D during the manufacturing process of the semiconductor device according to the second embodiment of the present invention.
도 7a 내지 도 7d는 종래의 반도체 장치의 제조공정 동안 얻어진 구조를 나타내는 개략적 단면도.7A to 7D are schematic cross-sectional views showing structures obtained during the manufacturing process of a conventional semiconductor device.
도 8a 내지 도 8d는 종래의 반도체 장치의 제조공정 동안 도 7d의 구조 후얻어진 구조를 나타내는 개략적 단면도.8A to 8D are schematic cross-sectional views showing the structure obtained after the structure of FIG. 7D during the manufacturing process of the conventional semiconductor device.
도 9a 및 도 9b는 종래의 반도체 장치의 제조공정 동안 도 8d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.9A and 9B are schematic cross-sectional views showing a structure obtained after the structure of FIG. 8D during the manufacturing process of a conventional semiconductor device.
※도면의 주요 부분에 대한 부호의 설명※ Explanation of code for main part of drawing
101, 111, 201, 211 : Cu막101, 111, 201, 211: Cu film
102 : 플라즈마 SiN 막102: plasma SiN film
103, 105 : PAE 막103, 105: PAE membrane
104, 106, 109 : 플라즈마 SiO2막104, 106, 109: Plasma SiO 2 Film
107, 108, 207, 208 : 포토레지스트막107, 108, 207, 208: photoresist film
110, 210 : 배리어 금속막110, 210: barrier metal film
121, 122, 221, 222 : 개구부121, 122, 221, 222: openings
123, 124, 223, 224 : 트렌치123, 124, 223, 224: trench
203, 205 : 제 1 실록산 다공성막203, 205: first siloxane porous membrane
202, 204, 206, 209 : 제 1 플라즈마 SiON 막202, 204, 206, 209: first plasma SiON film
본 발명의 양태에 따라, 기판; 상기 기판 상에 형성되고, 소정의 낮은 비유전 상수 (relative dielectric constant) 를 갖는 절연막을 포함하는 한층이상의 절연막; 상기 한층이상의 절연막에 형성된 하나이상의 개구부; 상기 개구부의 내부 측벽의 적어도 일 부분 상에 형성되고, 그의 비유전 상수가 상기 소정의 저유전 상수보다 큰 무기절연막; 및 상기 하나이상의 개구부의 각각을 채우는 금속물질부를 포함하는 반도체 장치가 제공된다.According to an aspect of the invention, a substrate; At least one insulating film formed on the substrate and including an insulating film having a predetermined low relative dielectric constant; At least one opening formed in the at least one insulating film; An inorganic insulating film formed on at least a portion of an inner sidewall of the opening, the inorganic insulating film having a dielectric constant of which is greater than the predetermined low dielectric constant; And a metal material portion filling each of the one or more openings.
이러한 경우에, 상기 소정의 낮은 비유전 상수는 실리콘 이산화물(silicon dioxide)의 비유전 상수보다 작은 것이 바람직하다.In this case, the predetermined low dielectric constant is preferably smaller than the dielectric constant of silicon dioxide.
또한, 상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은 유기중합체, 수소 실세스퀴옥산, 메틸 실세스퀴옥산, 다유기 실세스퀴옥산, 및 SiO-계 다공성 물질로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어지는 것이 바람직하다.In addition, the insulating film having the predetermined low dielectric constant is at least one selected from the group consisting of organic polymer, hydrogen silsesquioxane, methyl silsesquioxane, polyorganic silsesquioxane, and SiO-based porous material It is preferable that it consists of the substance of.
또한, 상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은 유기중합체, 유기 SOG, 무기 SOG 및 폴리실라잔으로 구성된 그룹으로 부터 선택되는 적어도 하나의 물질로 이루어지는 것이 바람직하다.In addition, the insulating film having the predetermined low dielectric constant is preferably made of at least one material selected from the group consisting of organic polymer, organic SOG, inorganic SOG and polysilazane.
또한, 상기 무기절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및 실리콘 탄화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어지는 것이 유리하다.In addition, the inorganic insulating film is advantageously made of at least one material selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride and silicon carbide.
또한, 상기 무기절연막의 열팽창계수는 상기 한층이상의 절연막 및 상기 금속물질부를 구성하는 물질의 각각의 열팽창계수의 최소값보다 크고 최대값보다 작은 것이 유리하다.In addition, the thermal expansion coefficient of the inorganic insulating film is advantageously larger than the minimum value and smaller than the maximum value of each of the one or more insulating films and the material constituting the metal material portion.
또한, 상기 한층이상의 절연막은 다수개의 개구부를 포함하고, 상기 무기절연막은 상기 다수개의 개구부 각각의 내부 측벽의 적어도 일부분에 형성되는 것이 유리하다.In addition, the at least one insulating film may include a plurality of openings, and the inorganic insulating film may be formed on at least a portion of an inner sidewall of each of the plurality of openings.
또한, 상기 한층이상의 절연막은 소정의 낮은 비유전상수를 갖는 상기 절연막을 포함하는 다수개의 절연막을 포함하는 적층구조를 갖는 것이 바람직하다.In addition, it is preferable that the at least one insulating film has a laminated structure including a plurality of insulating films including the insulating film having a predetermined low dielectric constant.
또한, 상기 한층이상의 절연막은, 소정의 낮은 비유전상수를 갖는 상기 절연막을 포함하고 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 막을 포함하는 다수개의 절연막을 포함하는 적층구조를 갖는 것이 바람직하다.Further, the at least one insulating film includes a plurality of insulating films including the insulating film having a predetermined low dielectric constant and including a film made of at least one material selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. It is preferable to have a laminated structure.
본 발명의 다른 양태에 따라, 기판을 준비하는 단계; 상기 기판 상에 소정의 낮은 비유전상수를 갖는 절연막을 포함하는 한층이상의 절연막을 형성하는 단계; 상기 한층이상의 절연막 상에 하나이상의 개구부를 형성하는 단계; 상기 개구부의 내부 측벽의 적어도 일부분 상에, 그의 비유전상수가 상기 소정의 낮은 비유전상수보다 큰 무기절연막을 형성하는 단계; 및 상기 하나이상의 개구부 각각을 금속물질로 채우는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.According to another aspect of the present invention, there is provided a method of preparing a substrate, comprising: preparing a substrate; Forming at least one insulating film including an insulating film having a predetermined low dielectric constant on the substrate; Forming at least one opening on the at least one insulating film; Forming an inorganic insulating film on at least a portion of the inner sidewall of the opening, whose inorganic dielectric constant is greater than the predetermined low dielectric constant; And filling each of the one or more openings with a metal material.
이러한 경우, 상기 소정의 낮은 비유전상수는 실리콘 이산화물의 비유전 상수보다 작은 것이 바람직하다.In this case, the predetermined low dielectric constant is preferably smaller than the dielectric constant of silicon dioxide.
또한, 상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은 유기중합체, 수소 실세스퀴옥산, 메틸 실세스퀴옥산, 다유기 실세스퀴옥산 및 SiO-기제 다공성물질로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어지는 것이 바람직하다.In addition, the insulating film having the predetermined low dielectric constant is at least one selected from the group consisting of an organic polymer, hydrogen silsesquioxane, methyl silsesquioxane, polyorganic silsesquioxane and SiO-based porous materials. It is preferably made of a substance.
또한, 상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은 유기중합체, 유기 SOG, 무기 SOG 및 폴리실라잔으로 구성된 그룹으로 부터 선택되는 적어도 하나의 물질로 이루어지는 것이 바람직하다.In addition, the insulating film having the predetermined low dielectric constant is preferably made of at least one material selected from the group consisting of organic polymer, organic SOG, inorganic SOG and polysilazane.
또한, 상기 무기절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및 실리콘 탄화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어지는 것이 유리하다.In addition, the inorganic insulating film is advantageously made of at least one material selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride and silicon carbide.
또한, 상기 무기절연막의 열팽창계수는 상기 한층이상의 절연막 및 상기 금속물질부를 구성하는 물질의 각각의 열팽창계수의 최소값보다 크고 최대값보다 작은 것이 유리하다.In addition, the thermal expansion coefficient of the inorganic insulating film is advantageously larger than the minimum value and smaller than the maximum value of each of the one or more insulating films and the material constituting the metal material portion.
또한, 상기 한층이상의 절연막에 하나이상의 개구부를 형성하는 단계에서, 다수개의 개구부를 형성하고, 상기 개구부의 내부 측벽의 적어도 일부분 상에 상기 무기절연막을 형성하는 단계에서, 상기 무기절연막을 상기 다수개의 개구부의 각각의 내부 측벽의 적어도 일부분 상에 형성하는 것이 유리하다.In the forming of the one or more openings in the at least one insulating layer, a plurality of openings are formed, and the inorganic insulating film is formed on at least a portion of an inner sidewall of the opening. It is advantageous to form on at least a portion of each inner sidewall of the.
또한, 상기 한층이상의 절연막은 소정의 낮은 비유전상수를 갖는 상기 절연막을 구비하는 다수개의 절연막을 포함하는 적층구조를 갖는 것이 바람직하다.Further, it is preferable that the at least one insulating film has a laminated structure including a plurality of insulating films including the insulating film having a predetermined low dielectric constant.
또한, 상기 한층이상의 절연막은, 소정의 낮은 비유전상수를 갖는 상기 절연막을 포함하고 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 막을 포함하는 다수개의 절연막을 포함하는 적층구조를 갖는 것이 바람직하다.Further, the at least one insulating film includes a plurality of insulating films including the insulating film having a predetermined low dielectric constant and including a film made of at least one material selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. It is preferable to have a laminated structure.
또한, 상기 개구부의 내부 측벽의 적어도 일 부분 상에 무기절연막을 형성하는 단계는 상기 개구분의 내부 표면 상부 및 상기 한층이상의 절연막의 최상 표면 상에 상기 무기절연막을 형성하는 단계 및, 상기 무기절연막을 에치백하여 상기 개구부의 내부 측벽 이외의 상기 무기절연막의 일부를 제거하는 단계를 포함하는 것이 바람직하다.The forming of the inorganic insulating film on at least a portion of the inner sidewall of the opening may include forming the inorganic insulating film on the inner surface of the opening and on the top surface of the at least one insulating film. And etching away a portion of the inorganic insulating film other than the inner sidewall of the opening.
본 발명에서는, 배선 구조 예컨대, 다층배선 구조가 반도체 기판 상에 형성되며, 배선구조는 구리 등의 금속막, 실리콘 산화물 등의 실리콘계막, 및 유기중합체막 또는 다공성막 또는 그런 종류의 다른 막을 포함한다. 또한, 배선용 트렌치, 비아홀 또는 콘택홀과 같은 금속물질이 채워질 공간의 측벽 각각에, 실리콘 계막 등과 같은 무기절연막이 형성된다.In the present invention, a wiring structure such as a multilayer wiring structure is formed on a semiconductor substrate, and the wiring structure includes a metal film such as copper, a silicon-based film such as silicon oxide, and an organic polymer film or a porous film or other films of that kind. . In addition, an inorganic insulating film such as a silicon based layer is formed on each sidewall of the space to be filled with a metal material such as a wiring trench, via hole, or contact hole.
여기서, 무기절연막은 상술한 종래 기술의 3 가지 문제점을 방지한다.Here, the inorganic insulating film prevents the above three problems of the prior art.
즉, 첫째, 무기절연막은 높은 절연특성을 갖는다. 따라서, 유기중합체막, 다공성막 또는 그런 종류의 다른 막에서 누설전류가 발생하더라도, 무기절연막이 누설전류를 차단하여 인접 배선 구조로 누설전류가 누설하는 것을 방지한다. 또한, 소량의 누설전류가 발생하더라도, 반도체 장치의 허용 범위 내에서 누설량을 유지하는 것이 가능하다.That is, firstly, the inorganic insulating film has a high insulating property. Thus, even if a leakage current occurs in the organic polymer film, the porous film or another film of that kind, the inorganic insulating film blocks the leakage current to prevent leakage current from leaking into the adjacent wiring structure. In addition, even if a small amount of leakage current occurs, it is possible to maintain the leakage amount within the allowable range of the semiconductor device.
둘째, 무기절연막은 배선 구조를 구성하는 금속막과 유기중합체 또는 다공성막 사이의 중간값을 갖는 열팽창계수 및 비유전상수를 갖는다. 이에 따라, 배선구조를 구성하는 금속막과 유기중합체 또는 다공성막 사이의 접착력이 열악하더라도, 그들 사이에 개재된 무기절연막이 금속막과 유기중합체 또는 다공성막 사이의 접착력을 향상시킨다. 이와 같이, 두 막들 사이의 필링, 각 막의 크랙 등의 가능성이 크게 감소되어, 후속 공정단계에서의 단점이 방지될 수 있다.Second, the inorganic insulating film has a thermal expansion coefficient and a dielectric constant having a median value between the metal film and the organic polymer or porous film constituting the wiring structure. Accordingly, even if the adhesion between the metal film constituting the wiring structure and the organic polymer or the porous film is poor, the inorganic insulating film interposed therebetween improves the adhesion between the metal film and the organic polymer or the porous film. As such, the possibility of peeling between the two films, cracking of each film, etc. is greatly reduced, so that the disadvantages in subsequent processing steps can be avoided.
셋째, 배선용 트렌치, 비아홀 또는 콘택홀과 같은 금속 물질이 채워질 공간이 금속물질로 채워질 때, 무기절연막이 유기중합체 또는 다공성막으로부터 발생되는 가스, 유기물 또는 수분을 차단하여, 금속물질이 채워지는 공간으로 그들이 침투하는 것을 방지한다. 이에 따라, 금속이 채워질 공간에 보이드가 발생되지 않고, 금속물질로 공간을 균일하게 채우는 것이 가능하다.Third, when the space to be filled with a metal material such as a wiring trench, via hole or contact hole is filled with the metal material, the inorganic insulating film blocks the gas, organic material or moisture generated from the organic polymer or the porous film, to the space filled with the metal material Prevent them from penetrating. Accordingly, voids are not generated in the space where the metal is to be filled, and it is possible to uniformly fill the space with the metal material.
무기절연막은 상술한 기능을 잘 수행할 수 있는 소정의 물질을 사용하여 제조된다. 예컨대, 반도체 물질에서 많이 함유되는 실리콘을 포함하는 절연물은 반도체 장치의 기능에 거의 영향을 미치지 않으므로, 그러한 절연물을 사용하는 것이 바람직하다. 그러한 절연물의 예로서 SiO2, SiON, SiN, SiC(실리콘 탄화물) 등을 포함한다.The inorganic insulating film is manufactured using a predetermined material that can perform the above functions well. For example, it is preferable to use such an insulator because an insulator including silicon, which is much contained in the semiconductor material, has little effect on the function of the semiconductor device. Examples of such insulators include SiO 2 , SiON, SiN, SiC (silicon carbide) and the like.
무기절연막은 배선용 트렌치, 비아홀 또는 콘택홀과 같은 금속물질이 채워질 공간의 측벽 일부에만 형성되는 것이 바람직하다. 그러나, 예컨대 금속물질이 채워질 공간의 측표면에 수평 단차부가 존재하면, 수평 단차부 상에 무기절연막을 형성하는 것이 바람직하다. 또한, 반도체 장치의 기능에 영향을 미치지 않는다면, 다른 부분 상에도 무기절연막을 형성하는 것이 바람직하다. 또한, 금속물질이 채워질 공간의 각각의 측벽부 전체에 무기절연막을 형성하는 것이 바람직하더라도, 반도체 장치의 구조 등을 고려하여, 무기절연막을 측벽 상에 부분적으로 형성하는 것도 가능하다. 무기절연막의 형성 속도에 따라, 그러한 경우에도 누설전류가 감소되고, 접착력이 향상되며, 보이드 발생이 감소되기 때문에, 그러한 경우도 본 발명에 포함된다.The inorganic insulating film is preferably formed only on a part of the sidewall of the space to be filled with a metal material such as a wiring trench, via hole, or contact hole. However, if, for example, the horizontal stepped portion is present on the side surface of the space to be filled with the metal material, it is preferable to form an inorganic insulating film on the horizontal stepped portion. In addition, if it does not affect the function of a semiconductor device, it is preferable to form an inorganic insulating film also on another part. In addition, although it is preferable to form an inorganic insulating film on each side wall portion of the space to be filled with the metal material, it is also possible to partially form the inorganic insulating film on the side wall in consideration of the structure of the semiconductor device. Depending on the formation rate of the inorganic insulating film, such a case is also included in the present invention because in such a case, the leakage current is reduced, the adhesion is improved, and the void generation is reduced.
본 발명은 배선 구조에서 절연막과 같은 비교적 낮은 유전상수를 갖는 반도체 장치에 적용된다. 저유전상수의 그러한 막의 물질들은 :The present invention is applied to a semiconductor device having a relatively low dielectric constant such as an insulating film in a wiring structure. The materials of such membranes of low dielectric constant are:
PAE(폴리아릴에테르; polyarylether),PAE (polyarylether),
SiO-계 다공성 물질, 예컨대, 무기 실록산 다공성 물질 및 유도체,SiO-based porous materials such as inorganic siloxane porous materials and derivatives,
다른 유기중합체, 예컨대, BCB(벤조사이클로부텐; benzocyclobuten), 폴리파락실렌(polyparaxylene, 제조품명 : parylen N) 등과 같은 큰 열팽창계수를 갖는 물질,Other organic polymers such as materials having large coefficients of thermal expansion such as BCB (benzocyclobuten), polyparaxylene (product name: parylen N), and the like,
비교적 낮은 다공성을 갖지만 플라즈마 산화막, 예컨대, HSQ (수소 실세스퀴옥산; hydrogen silsesquioxane), MSQ (메틸 실세스퀴옥산; methyl silsequoxane), 다유기 실세스퀴옥산 (polyorganic silsesquioxane) 등과 비교하여 큰 누설전류를 갖는 물질; 및It has a relatively low porosity but a large leakage current compared to plasma oxide films such as HSQ (hydrogen silsesquioxane), MSQ (methyl silsequoxane), polyorganic silsesquioxane, etc. A substance having; And
유기 SOG, 무기 SOG, 다실라잔 (polysilazane) 등을 포함한다.Organic SOG, inorganic SOG, polysilazane, and the like.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
도 1a 내지 도 1d, 도 2a 내지 도 2d, 및 도 3a 내지 도 3c는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조공정 동안 얻어진 결과물의 개략적 단면구조를 나타낸다.1A to 1D, 2A to 2D, and 3A to 3C show schematic cross-sectional structures of the results obtained during the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
먼저, 본 공정에서, 도면에 도시되지 않은 기판 또는 웨이퍼 상에 형성된 제 1 Cu 막 (101) 상에 제 1 플라즈마 실리콘 질화막 (플라즈마 SiN 막; 102)을 형성한다. 제 1 Cu 막 (101) 은, 예컨대, 도면에 도시되지 않은 기판 상에 형성된 절연막에 배립된 금속 배선층이다. 선택적으로, 제 1 Cu 막 (101) 을 기판 상에 형성된 폴리실리콘등의 도전막으로 대체하거나, 기판 내에 형성된 불순물 확산영역으로 대체할 수 있다. 그런 다음, 저유전상수의 유기중합체, 예컨대, PAE 가 유기용제에 의해 용해되는 용액을 제 1 플라즈마 SiN 막 (102) 에 상에 적용한다. 결과물 구조의 기판을 200℃ 의 가열판 (hot plate) 을 사용하여 열처리한 다음, 450℃ 에서 1 시간 동안 노 (furnace) 에서 질소분위기로 열처리함으로써, 제 1 플라즈마 SiN 막 (102) 상에 제 1 PAE 막 (103) 을 형성한다. 이에따라, 도 1a에 도시된 구조를 얻는다.First, in this process, a first plasma silicon nitride film (plasma SiN film) 102 is formed on the first Cu film 101 formed on a substrate or wafer not shown in the drawing. The 1st Cu film | membrane 101 is a metal wiring layer arrange | positioned at the insulating film formed on the board | substrate not shown, for example in the figure. Alternatively, the first Cu film 101 may be replaced with a conductive film such as polysilicon formed on the substrate, or may be replaced with an impurity diffusion region formed in the substrate. Then, a solution in which a low dielectric constant organic polymer such as PAE is dissolved by the organic solvent is applied to the first plasma SiN film 102. The first PAE was formed on the first plasma SiN film 102 by heat-treating the resulting structure substrate using a hot plate at 200 ° C., followed by heat treatment with a nitrogen atmosphere in a furnace at 450 ° C. for 1 hour. A film 103 is formed. Thus, the structure shown in FIG. 1A is obtained.
그런 다음, 도 1b에 도시된 바와 같이, 제 1 PAE 막 (103) 상부에 제 1 플라즈마 실리콘 산화막, 예컨대, 제 1 플라즈마 SiO2막 (104) 을 1,000Å의 두께로 형성한다.Then, as shown in Fig. 1B, a first plasma silicon oxide film, for example, a first plasma SiO 2 film 104, is formed on the first PAE film 103 to a thickness of 1,000 mW.
그리고 나서, 도 1c에 도시된 바와 같이, 종래의 방법과 유사한 방식으로, 제 1 플라즈마 SiO2막 (104) 상에 제 2 PAE 막 (105) 을 5,000Å의 두께로 형성하고, 제 2 PAE 막 (105) 상에 제 2 플라즈마 SiO2막 (106) 을 1,000Å의 두께로 형성한다. 그 후, 제 2 플라즈마 SiO2막 (106) 상에, 포토리소그라피등을 이용하여, 비아홀이 형성될 영역에 대응하는 개구부를 갖는 KrF 포토레지스트막 (107) 을 형성한다. 마스크로서 포토레지스트막 (107) 을 사용하여, 제 2 플라즈마 SiO2막 (106) 을 플루오르카본계 가스를 사용하여 처리한다. PAE 막의 식각률과 플라즈마 SiO2막의 식각율을 서로 비교하면, 플라즈마 SiO2막이 플루오르카본계 가스에 의해 더 빨리 식각된다. 이에 따라, 제 2 플라즈마 SiO2막 (106) 만이 선택적으로 거의 식각되어, 제 2 플라즈마 SiO2막 (106) 에 개구부 (121) 가 형성됨으로써, 도 1d에 도시된 구조를 얻는다.Then, as shown in FIG. 1C, in a similar manner to the conventional method, a second PAE film 105 is formed on the first plasma SiO 2 film 104 to a thickness of 5,000 kPa, and the second PAE film is formed. A second plasma SiO 2 film 106 is formed on 105 at a thickness of 1,000 kPa. Thereafter, on the second plasma SiO 2 film 106, a KrF photoresist film 107 having an opening corresponding to the region where the via hole is to be formed is formed by using photolithography or the like. Using the photoresist film 107 as a mask, the second plasma SiO 2 film 106 is treated using a fluorocarbon gas. Comparing the etching rate of the PAE film with that of the plasma SiO 2 film, the plasma SiO 2 film is etched faster by the fluorocarbon gas. As a result, only the second plasma SiO 2 film 106 is selectively etched almost so that the opening 121 is formed in the second plasma SiO 2 film 106, thereby obtaining the structure shown in FIG. 1D.
그런 다음, 제 2 플라즈마 SiO2막 (106) 상에 포토레지스트막 (107) 이 잔재하는 상태에서, 산소계 가스, 예컨대 O2, CO, CO2등과 같은 산소를 포함하는 가스와, 질소 가스의 혼합가스로 제 2 PAE 막 (105) 을 처리한다. 이러한 처리에서, 잔재하는 포토레지스트막 (107) 도 동시에 제거된다. 또한, PAE 는 유기성분으로만 구성되기 때문에, PAE 는 산소와 질소의 혼합가스에 의해 충분히 식각되어 제거되지만, 플라즈마 SiO2막은 그러한 가스에 의해 완전히 제거되지 않는다. 이에 따라, 식각 선택성이 충분하게 증가될 수 있어서, 제 2 PAE 막 (105) 에 개구부가 형성되며 제 1 플라즈마 SiO2막 (104) 은 식각정지막으로서 작용한다. 이러한 공정으로, 도 2a에 도시된 구조를 얻는다. 그리고 나서, 도 2b에 도시된 바와 같이, 제 2 플라즈마 SiO2막 (106) 상에, 먼저 형성된 포토레지스트막 (107) 의 개구부보다 큰 영역의 개구부 (122) 를 갖는 포토레지스트막 (108) 을 포토리소그라피등을 사용하여 형성한다.Then, in a state in which the photoresist film 107 remains on the second plasma SiO 2 film 106, a mixture of an oxygen-based gas such as oxygen, such as O 2 , CO, CO 2, and the like, and nitrogen gas The second PAE film 105 is treated with gas. In this process, the remaining photoresist film 107 is also removed at the same time. In addition, since PAE is composed only of organic components, PAE is sufficiently etched away by a mixed gas of oxygen and nitrogen, but the plasma SiO 2 film is not completely removed by such gas. Accordingly, the etching selectivity can be sufficiently increased, so that an opening is formed in the second PAE film 105 and the first plasma SiO 2 film 104 acts as an etch stop film. With this process, the structure shown in Fig. 2A is obtained. Then, as shown in FIG. 2B, on the second plasma SiO 2 film 106, a photoresist film 108 having an opening 122 having a region larger than that of the previously formed photoresist film 107 is formed. It is formed using photolithography or the like.
다음으로, 마스크로서 포토레지스트막 (108) 을 사용하여, 제 2 플라즈마 SiO2막 (106) 을 플루오르카본계 가스로 처리한 다음, 상기와 유사한 방식으로 제 2 PAE 막 (105) 을 산소계 가스 및 질소 가스의 혼합 가스로 처리한다. 이에 따라, 제 2 PAE 막 (105) 및 제 2 플라즈마 SiO2막 (106) 에 개구부 또는 트렌치 (123) 가 형성된다. 이러한 경우, 미리 형성된 개구부 (121) 의 저부에서, 제 1 플라즈마 SiO2막 (103) 및 제 1 PAE 막 (104) 도 플루오르카본계 가스에 의한 상술한 방식 및 산소계 가스 및 질소의 혼합가스에 의한 공정에 의해 식각된다. 이에 따라, 제 1 플라즈마 SiO2막 (104) 및 제 1 PAE 막 (103) 에 개구 또는 트렌치 (124) 가 형성된다. 잔재하는 포토레지스트막 (108) 은 유기중합체의 처리, 예컨대 산소계 가스 및 질소의 혼합가스에 의한 PAE 막의 식각 처리시 동시에 제거된다.Next, using the photoresist film 108 as a mask, the second plasma SiO 2 film 106 is treated with a fluorocarbon gas, and then the second PAE film 105 is subjected to an oxygen gas and a gas in a similar manner to the above. Treated with a mixed gas of nitrogen gas. Accordingly, openings or trenches 123 are formed in the second PAE film 105 and the second plasma SiO 2 film 106. In this case, at the bottom of the opening 121 formed in advance, the first plasma SiO 2 film 103 and the first PAE film 104 are also formed by the above-described method by the fluorocarbon gas and the mixed gas of the oxygen-based gas and nitrogen. It is etched by the process. Thus, openings or trenches 124 are formed in the first plasma SiO 2 film 104 and the first PAE film 103. The remaining photoresist film 108 is simultaneously removed during the treatment of the organic polymer, for example, the etching of the PAE film by the mixed gas of oxygen-based gas and nitrogen.
그런 다음, 기판 전면을 에치백함으로써, 트렌치 (124) 의 저면에 노출된 제 1 플라즈마 SiN 막 (102) 의 일부가 식각되어, 도 2c에 도시된 바와 같이, 트렌치 (124) 가 제 1 Cu 막 (101) 에 도달한다. 제 1 플라즈마 SiN 막 (102) 에 개구부를 평탄하게 형성하기 위하여, 제 1 플라즈마 SiN 막 (102) 을 미리 얇게 형성하거나, 제 1 플라즈마 SiO2막 (104) 및 제 2 플라즈마 SiO2막 (106) 을 제 1 플라즈마 SiN 막 (102) 에 대하여 충분히 얇게 미리 형성하는 것이 바람직하다. 이러한 공정 단계에 의해, 유전상수를 갖는 막, 여기서 제 1 PAE 막 (103) 및 제 2 PAE막 (105) 을 이용한 이중 데머신 구조가 도 2c에 도시된 바와 같이 형성된다.Then, by etching back the entire surface of the substrate, a portion of the first plasma SiN film 102 exposed on the bottom surface of the trench 124 is etched, so that the trench 124 is the first Cu film as shown in FIG. 2C. 101 is reached. In order to form the openings in the first plasma SiN film 102 evenly, the first plasma SiN film 102 is formed thin in advance, or the first plasma SiO 2 film 104 and the second plasma SiO 2 film 106 are formed. Is preferably formed thin enough to the first plasma SiN film 102 in advance. By this process step, a double demersin structure using a dielectric constant, wherein the first PAE film 103 and the second PAE film 105 is formed as shown in Fig. 2C.
그런 다음, 도 2c에 도시된 구조에서, 표면 전체, 즉 제 2 플라즈마 SiO2막 (106) 의 노출된 상부 및 측표면, 제 2 PAE 막 (105) 의 측표면, 제 1 플라즈마 SiO2막 (104) 의 상부 및 측표면, 제 1 PAE 막 (103) 의 측표면, 제 1 플라즈마 SiN 막 (102) 의 측표면 및 제 1 Cu 막 (101) 의 상부 표면 전체에, 무기절연막으로서 제 3 플라즈마 SiO2막 (109) 을 500Å의 두께로 형성한다. 이에 따라, 도 2d에 도시된 구조를 얻는다.Then, in the structure shown in FIG. 2C, the entire surface, that is, the exposed top and side surfaces of the second plasma SiO 2 film 106, the side surface of the second PAE film 105, the first plasma SiO 2 film ( Third plasma as an inorganic insulating film on the upper and side surfaces of the 104, the side surface of the first PAE film 103, the side surface of the first plasma SiN film 102 and the upper surface of the first Cu film 101. SiO 2 film 109 is formed to a thickness of 500 kPa. Thus, the structure shown in FIG. 2D is obtained.
그리고 나서, 도 3a에 도시된 바와 같이, 측벽부 상에만, 예컨대 제 2 플라즈마 SiO2막 (106) 의 측표면, 제 2 PAE 막 (105) 의 측표면, 제 1 플라즈마 SiO2막 (104) 의 측표면, 제 1 PAE 막 (103) 의 측표면, 및 제 1 플라즈마 SiN 막 (102) 의 측표면 상에만 플라즈마 SiO2막 (109) 이 남도록, 제 3 플라즈마 SiO2막 (109) 을 에치백한다. 그런 다음, 수소분위기로 제 1 Cu 막 (101) 을 노출시켜 산화된 부분을 환원시킨 후, 스퍼터링 방식으로 기판 전면 상에 배리어 금속막 (110) 으로서 비교적 얇게 탄탈륨막을 형성한다. 또한, 트렌치 또는 개구부 (123, 124) 가 제 2 Cu 막 (111) 으로 채워지도록 배리어 금속막 (110) 상에 제 2 Cu 막 (111) 을 스퍼터링 방식으로 형성한 후, 트렌치 또는 개구부 (123, 124) 가 구리로 완전히 채워지도록 기판을 환원 분위기에서 리플로우처리한다. 이에 따라, 도 3b에 도시된 구조를 얻는다. 이러한 경우, 각각의 트렌치 또는 개구부 (123, 124) 와 같은 금속물질이 채워질 공간은 금속물질의 매립을 용이하게 하는 테이퍼 형태를 갖는다. 즉, 트렌치 (123, 124) 를 다른 크기의 개구부를 갖는 2 개의 포토레지스트막 (107, 108) 을 마스크로서 사용하는 식각공정으로 형성하기 때문에, 트렌치 (123) 및 트렌치 (124) 사이에 단차부, 즉 제 1 플라즈마 SiN 막 (102), 제 1 PAE 막 (103), 및 제 1 플라즈마 SiO2막 (104) 을 포함하는 저부 및 제 2 PAE 막 (105) 과 제 2 플라즈마 SiO2막 (106) 을 포함하는 상부가 존재한다. 또한, 금속을 형성하기가 비교적 어려운, 저부에 있는 트렌치 (124) 의 반경 또는 폭은 상부에 있는 트렌치 (123) 의 폭보다 작다. 이에 따라, 어려움 없이 금속물질로 트렌치 (123, 124) 를 평탄하게 채우는 것이 가능하다.Then, as shown in FIG. 3A, only the side surface of the second plasma SiO 2 film 106, the side surface of the second PAE film 105, the first plasma SiO 2 film 104, only on the sidewall portion. The third plasma SiO 2 film 109 is placed on the side surface of the first PAE film 103 and the side surface of the first plasma SiN film 102 so that the plasma SiO 2 film 109 remains. I'll be back. Then, the oxidized portion is reduced by exposing the first Cu film 101 with a hydrogen atmosphere, and then a relatively thin tantalum film is formed as the barrier metal film 110 on the entire surface of the substrate by sputtering. Further, after the second Cu film 111 is formed on the barrier metal film 110 by the sputtering method so that the trenches or the openings 123 and 124 are filled with the second Cu film 111, the trenches or the openings 123, The substrate is reflowed in a reducing atmosphere so that 124 is completely filled with copper. Thus, the structure shown in FIG. 3B is obtained. In this case, the space in which the metal material, such as each trench or opening 123, 124, will be filled has a tapered shape that facilitates the embedding of the metal material. That is, since the trenches 123 and 124 are formed by an etching process using two photoresist films 107 and 108 having openings of different sizes as masks, the stepped portion between the trenches 123 and the trenches 124 is formed. That is, the bottom and second PAE film 105 and the second plasma SiO 2 film 106 comprising the first plasma SiN film 102, the first PAE film 103, and the first plasma SiO 2 film 104. There is an upper portion that includes). In addition, the radius or width of the trench 124 at the bottom, which is relatively difficult to form metal, is smaller than the width of the trench 123 at the top. Accordingly, it is possible to fill the trenches 123 and 124 flat with a metal material without difficulty.
도 3c에 도시된 바와 같이, 제 2 Cu 막 (111) 및 배리어 금속막 (110) 을 제 2 플라즈마 SiO2막 (106) 의 상부 표면이 노출되도록 CMP 방식으로 연마한다. 이에 따라, 트렌치 (123, 124) 에 매립된 제 2 Cu 막 (111) 의 일부가 남겨지고 기판 상에 필수 배선이 형성된 반도체 장치가 제조된다. 도면에 도시되지는 않았지만, 도 3c에 도시된 구조를 갖는 다수개의 데머신 배선 구조가 기판 상에 각각 형성된다.As shown in Fig. 3C, the second Cu film 111 and the barrier metal film 110 are polished in a CMP manner so that the upper surface of the second plasma SiO 2 film 106 is exposed. As a result, a part of the second Cu film 111 embedded in the trenches 123 and 124 is left, and a semiconductor device in which the necessary wiring is formed on the substrate is manufactured. Although not shown in the drawings, a plurality of demachine wiring structures having the structure shown in FIG. 3C are formed on the substrate, respectively.
도 4a 내지 도 4d, 도 5a 내지 도 5d, 및 도 6a 와 도 6b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조공정 동안 얻어진 결과물의 개략적 단면 구조를 나타낸다.4A to 4D, 5A to 5D, and 6A to 6B show schematic cross-sectional structures of the results obtained during the manufacturing process of the semiconductor device according to the second embodiment of the present invention.
본 실시예에 따른 반도체 장치의 배선 구조는 제 1 실시예에 따른 반도체 장치의 배선구조와 실질적으로 동일하지만, 배선 구조를 구성하는 막의 물질을 부분적으로 변경한다.The wiring structure of the semiconductor device according to the present embodiment is substantially the same as the wiring structure of the semiconductor device according to the first embodiment, but partially changes the material of the film constituting the wiring structure.
즉, 제 1 실시예의 구조에서 제 1 Cu 막 (101), 제 1 플라즈마 SiN 막 (102), 제 1 PAE 막 (103), 제 1 플라즈마 SiO2막 (104), 제 2 PAE 막 (105), 제 2 플라즈마 SiO2막 (106) 및 제 3 플라즈마 SiO2막 (무기절연막; 109) 을, 각각 제 1 Cu 막 (201), 제 1 플라즈마 SiON 막 (202), 제 1 실록산 다공성막 (203), 제 2 플라즈마 SiON 막(204), 제 2 실록산 다공성막 (205), 제 3 플라즈마 SiON 막(206) 및 제 4 플라즈마 SiON 막 (무기절연막; 209) 으로 변경한다. 단지 제 1 Cu 막을 제 1 및 제 2 실시예에서 공통으로 사용한다.That is, in the structure of the first embodiment, the first Cu film 101, the first plasma SiN film 102, the first PAE film 103, the first plasma SiO 2 film 104, and the second PAE film 105 , The second plasma SiO 2 film 106 and the third plasma SiO 2 film (inorganic insulating film; 109), respectively, the first Cu film 201, the first plasma SiON film 202, and the first siloxane porous film 203. ), The second plasma SiON film 204, the second siloxane porous film 205, the third plasma SiON film 206, and the fourth plasma SiON film (inorganic insulating film) 209. Only the first Cu film is used in common in the first and second embodiments.
제 2 실시예에 따른 물질로 이루어진 배선구조는 제 1 실시예의 배선 구조 제조 공정과 유사한 방식으로 도 4a 내지 도 4d, 도 5a 내지 도 5d, 및 도 6a 와 도 6b과 같이 제조한다. 제 1 실시예의 제 1 플라즈마 SiN 막 (102) 에 대응하는 제 2 실시예의 제 1 플라즈마 SiON 막 (202) 의 측벽부에 무기절연막을 형성하지 않는다는 점에서, 제 2 실시예에 따른 최종 배선 구조는 제 1 실시예에 따른 배선구조와 다르다.The wiring structure made of the material according to the second embodiment is manufactured as in FIGS. 4A to 4D, 5A to 5D, and 6A and 6B in a manner similar to the manufacturing process of the wiring structure of the first embodiment. The final wiring structure according to the second embodiment is not formed in the sidewall portion of the first plasma SiON film 202 of the second embodiment corresponding to the first plasma SiN film 102 of the first embodiment. It differs from the wiring structure according to the first embodiment.
[예][Yes]
제 1 예로서, 상술한 제 2 실시예에 따른 반도체 장치를 이하 언급되는 공정으로 실제적으로 제조하고, 결과의 장치의 성능을 평가한다.As a first example, the semiconductor device according to the second embodiment described above is practically manufactured by the process mentioned below, and the performance of the resulting device is evaluated.
도면에 도시되지 않은 반도체 기판 상에 형성된 절연막 내에 매립된 제 1 Cu 배선 도전체 (201) 상에 제 1 플라즈마 SiON막 (202) 을, 200Å의 두께로 형성한다. 그런 다음, 저유전 상수를 갖는 막인 제 1 실록산 다공성막 (203) 을 제 1 플라즈마 SiON 막 (202) 상에 5,000Å의 두께로 적용한다. 가열판 상에서 300℃의 온도로 5분 동안 기판을 베이크하고, HMDS(hexamethyle disilazane) 분위기에 기판을 노출시켜 소수성처리 (hydrophobic treatment) 를 수행한다. 이에 따라, 도 4a에 도시된 구조를 얻는다. 다음으로, 도 4b에 도시된 바와 같이, 제 1 실록산 다공성막 (203) 상에 제 2 플라즈마 SiON 막 (204) 을 1,000Å의 두께로 형성한다. 또한, 도 4c에 도시된 바와 같이, 제 2 플라즈마 SiON 막 (204) 상에 저유전상수를 갖는 막인 제 2 실록산 다공성막 (205) 을, 제 1 실록산 다공성막 (203) 과 유사하게 5,000Å의 두께로 형성하고, 제 2 실록산 다공성막 (205) 상에제 3 플라즈마 SiON 막 (206) 을 1,000Å의 두께로 형성한다.A first plasma SiON film 202 is formed to a thickness of 200 kPa on the first Cu wiring conductor 201 embedded in an insulating film formed on a semiconductor substrate not shown in the figure. Then, a first siloxane porous film 203, which is a film having a low dielectric constant, is applied on the first plasma SiON film 202 to a thickness of 5,000 kPa. The substrate is baked at a temperature of 300 ° C. on a hot plate for 5 minutes, and the hydrophobic treatment is performed by exposing the substrate to a hexamethyle disilazane (HMDS) atmosphere. Thus, the structure shown in FIG. 4A is obtained. Next, as shown in FIG. 4B, the second plasma SiON film 204 is formed on the first siloxane porous film 203 to a thickness of 1,000 kPa. In addition, as shown in FIG. 4C, the second siloxane porous membrane 205, which is a membrane having a low dielectric constant on the second plasma SiON membrane 204, has a thickness of 5,000 kPa similar to that of the first siloxane porous membrane 203. The third plasma SiON film 206 is formed on the second siloxane porous film 205 to a thickness of 1,000 mW.
제 3 플라즈마 SiON 막 (206) 상에, 포토리소그라피등을 사용하여 비아홀이 형성되는 부분에 대응하는 개구부를 갖는 포토레지스트막 (207) 을 형성한다. 그런 다음, 마스크로서 포토레지스트막 (207) 을 사용하여, 제 3 플라즈마 SiON 막 (206) 과 제 2 실록산 다공성막 (205) 을 식각하여 개구부 (221)를 형성한다. 실록산 다공성막의 식각속도가 플라즈마 SiON 막의 식각속도보다 크기 때문에, 제 2 플라즈마 SiON 막 (204) 의 부분에서 식각이 용이하게 정지된다. 이에 따라, 도 4d에 도시된 구조를 얻는다.On the third plasma SiON film 206, a photoresist film 207 having an opening corresponding to the portion where the via hole is formed is formed using photolithography or the like. Then, using the photoresist film 207 as a mask, the third plasma SiON film 206 and the second siloxane porous film 205 are etched to form the openings 221. Since the etching rate of the siloxane porous membrane is larger than that of the plasma SiON film, the etching is easily stopped at the portion of the second plasma SiON film 204. Thus, the structure shown in FIG. 4D is obtained.
그런 다음, 산소 가스를 사용하는 비등방성 플라즈마 처리를 이용하여 포토레지스트막 (207) 을 제거하고, 제 3 플라즈마 SiON 막 (206) 상에 트렌치가 형성될 부분에 대응하는 개구부 (222) 를 갖는 포토레지스트막 (208) 을 포토리소그라피등을 사용하여 형성한다. 그리고 나서, 제 2 플라즈마 SiON 막 (204), 제 3 플라즈마 SiON 막 (206), 제 1 실록산 다공성막 (203) 및 제 2 실록산 다공성막 (205) 을 플루오르카본 가스를 사용하여 동시에 재식각한다. 실록산 다공성막의 식각속도가 플라즈마 SiON 막의 식각속도보다 크기 때문에, 제 1 플라즈마 SiON 막 (202) 의 부분에서 식각이 용이하게 정지된다. 이에 따라, 개구부 또는 트렌치 (223, 224) 가 형성된다. 그런 다음, 포토레지스트막 (208) 을 상술한 방법과 유사한 방법으로, 산소 가스를 사용하는 비등방성 플라즈마 처리로 제거한다. 이러한 경우, 제 1 Cu 막 (201) 은 노출되지 않기 때문에 산화되지 않는다. 이에 따라, 도 5b에 도시된 구조를 얻는다.Then, the photoresist film 207 is removed using an anisotropic plasma treatment using oxygen gas, and the photo having an opening 222 corresponding to the portion where the trench is to be formed on the third plasma SiON film 206. The resist film 208 is formed using photolithography or the like. Then, the second plasma SiON film 204, the third plasma SiON film 206, the first siloxane porous film 203 and the second siloxane porous film 205 are simultaneously etched again using fluorocarbon gas. Since the etching rate of the siloxane porous membrane is larger than that of the plasma SiON film, the etching is easily stopped at the portion of the first plasma SiON film 202. Thus, openings or trenches 223 and 224 are formed. Then, the photoresist film 208 is removed by an anisotropic plasma treatment using oxygen gas in a manner similar to that described above. In this case, the first Cu film 201 is not exposed because it is not exposed. Thus, the structure shown in FIG. 5B is obtained.
그리고 나서, 도 5c에 도시된 바와 같이, 기판 전면, 즉 제 3 플라즈마 SiON막 (206) 의 상면 및 측면, 제 2 실록산 다공성막 (205) 의 측면, 제 2 플라즈마 SiON 막 (204) 의 상면 및 측면, 제 1 실록산 다공성막 (203) 의 측면 및 제 1 플라즈마 SiON 막 (202) 의 상면에, 무기절연막으로서 제 4 플라즈마 SiON 막 (209) 을 500 Å의 두께로 형성한다. 그런 다음, 도 5d에 도시된 바와 같이, 측벽부, 즉 제 3 플라즈마 SiON 막 (206) 의 측벽표면, 제 2 실록산 다공성막 (205) 의 측벽표면, 제 2 플라즈마 SiON 막 (204) 의 측벽표면 및 제 1 실록산 다공성막 (203)의 측벽표면 상에만 제 4 플라즈마 SiON 막 (209; 무기절연막) 이 남도록, 제 4 플라즈마 SiON 막 (209) 을 에치백한다. 이러한 에치백 공정에서, 제 1 플라즈마 SiON 막 (202) 도 에치백됨으로써, 트렌치 (224) 의 저부에서 제 1 Cu막 (201) 이 노출된다.Then, as shown in FIG. 5C, the front surface of the substrate, that is, the top and side surfaces of the third plasma SiON film 206, the side surface of the second siloxane porous film 205, the top surface of the second plasma SiON film 204, and On the side surface, the side surface of the first siloxane porous film 203 and the top surface of the first plasma SiON film 202, a fourth plasma SiON film 209 is formed as an inorganic insulating film to a thickness of 500 kPa. Then, as shown in FIG. 5D, the sidewall portion, that is, the sidewall surface of the third plasma SiON film 206, the sidewall surface of the second siloxane porous film 205, and the sidewall surface of the second plasma SiON film 204. And the fourth plasma SiON film 209 is etched back so that the fourth plasma SiON film 209 (inorganic insulating film) remains only on the sidewall surface of the first siloxane porous film 203. In this etch back process, the first plasma SiON film 202 is also etched back to expose the first Cu film 201 at the bottom of the trench 224.
도 6a에 도시된 바와 같이, 배리어 금속막 (210) 으로서 비교적 얇은 탄탈륨막을 스퍼터링 방식으로 노출된 표면 전체에 형성한다. 그런 다음, 배리어 금속막 (210) 상에, 스퍼터링 방식으로 Cu 막을 500Å의 두께로 형성한다. 트렌치 (223, 224) 가 제 2 Cu 막 (211) 의 물질로 채워지도록 시드 (seed) 막으로서 Cu 막을 사용하여, 기판전면 상에 도금방식으로 제 2 Cu 막 (211) 을 형성한다. 이에 따라, 도 6a에 도시된 구조를 얻는다. 그리고 나서, 제 2 Cu 막 (211) 및 배리어 금속막 (210) 을 CMP 방식으로 연마하여, 제 3 플라즈마 SiON 막 (206) 을 노출시킨다. 이에 따라, 도 6b에 도시된 바와 같이, Cu 막 (211) 의 일부가 트렌치 (223, 224) 에 남겨지고, 기판 상에 필수 도전체를 갖는 반도체 장치가 제조된다.As shown in Fig. 6A, as the barrier metal film 210, a relatively thin tantalum film is formed over the entire surface exposed by the sputtering method. Then, a Cu film is formed on the barrier metal film 210 to a thickness of 500 kPa by the sputtering method. A second Cu film 211 is formed on the front surface of the substrate by using a Cu film as a seed film so that the trenches 223 and 224 are filled with the material of the second Cu film 211. Thus, the structure shown in FIG. 6A is obtained. Then, the second Cu film 211 and the barrier metal film 210 are polished by the CMP method to expose the third plasma SiON film 206. Thus, as shown in Fig. 6B, a portion of the Cu film 211 is left in the trenches 223 and 224, and a semiconductor device having an essential conductor on the substrate is manufactured.
비교예 또는 제 2 예로서, 제 4 플라즈마 SiON 막 (209) 을 형성하지 않은 것을 제외하고, 상술한 예와 동일한 공정단계로 비교를 위하여 각각의 배선용 트렌치 측표면 상에 무기절연막을 갖지 않는 반도체 장치를 제조한다.As a comparative example or a second example, except that the fourth plasma SiON film 209 is not formed, a semiconductor device having no inorganic insulating film on each wiring trench side surface for comparison in the same process steps as the above-described example. To prepare.
제 1 예의 반도체 장치 및 비교용 반도체 장치에 동일한 조건하에서 전기를 가할때, 제 1 예의 반도체 장치에서는 어떠한 누설전류도 관찰되지 않는 반면, 비교용, 즉 제 2 예의 반도체 장치에서는 약간의 누설전류가 관찰된다. 2 개의 반도체 장치에 모두 1,000 시간 동안 전기를 가한 후 해제하면, 제 1 예의 반도체 장치에서는 어떠한 크랙도 관찰되지 않는 반면, 비교용 반도체 장치에서는 크랙이 관찰된다.When electricity is applied to the semiconductor device of the first example and the comparative semiconductor device under the same conditions, no leakage current is observed in the semiconductor device of the first example, whereas a slight leakage current is observed in the semiconductor device of the comparative, i.e., the second example. do. When both semiconductor devices were released after applying electric power for 1,000 hours, no cracks were observed in the semiconductor device of the first example, whereas cracks were observed in the comparative semiconductor device.
또한, 제 4 플라즈마 SiON 막 (209; 무기절연막) 을 형성한 상태, 즉 배리어 금속막 (210) 을 형성하기 바로 직전 상태의 제 1 예의 반도체 장치와, 배리어 금속막을 형성하기 바로 직전 상태의 무기절연막을 갖지 않는 비교용 반도체 장치 사이에서, 디게싱 레벨을 측정하고 비교한다. 비교 결과로서, 제 1 예의 반도체 장치에서 관찰된 가스양이 비교용 반도체 장치의 가스양의 약 1/5인 것으로 관찰되었다. 앞서 서술된 제 1 실시예에 따른 반도체 장치는 제 1 예의 반도체 장치와 동일한 장점의 효과를 갖는다는 것을 알 수 있다.Further, the first example of the semiconductor device in which the fourth plasma SiON film 209 (inorganic insulating film) is formed, that is, immediately before the barrier metal film 210 is formed, and the inorganic insulating film in the state immediately before the barrier metal film is formed. Between comparison semiconductor devices having no, the degassing level is measured and compared. As a comparison result, it was observed that the amount of gas observed in the semiconductor device of the first example was about 1/5 of the amount of gas of the comparative semiconductor device. It can be seen that the semiconductor device according to the first embodiment described above has the same advantages as the semiconductor device of the first example.
본 발명에 의하면, 금속물질로 절연막 또는 막에 형성된 트렌치 및 개구부를 채움으로써 다수개의 배선 도전체가 기판 상에 형성된 반도체 장치에서, 무기절연막을 트렌치의 측벽부 상에 배치한다. 여기서, 무기절연막의 비유전상수는, 배선구조를 구성하는 다수개의 적층절연막, 즉 트렌치가 형성된 다수개의 적층절연막의 비유전상수 값의 최소값보다 크고, 무기절연막의 열팽창계수가 다수개의 적층절연막과 배선구조를 구성하는 금속물질 부분의 열팽창계수의 가장 작은값과 가장 큰값 사이에 있는 것이 바람직하다.According to the present invention, in a semiconductor device in which a plurality of wiring conductors are formed on a substrate by filling trenches and openings formed in the insulating film or the film with a metal material, the inorganic insulating film is disposed on the sidewall portion of the trench. Here, the dielectric constant of the inorganic insulating film is greater than the minimum value of the dielectric constant of the plurality of laminated insulating films that form the wiring structure, that is, the plurality of laminated insulating films with trenches, and the coefficient of thermal expansion of the inorganic insulating film includes the plurality of laminated insulating films and the wiring structure. It is preferable to be between the smallest and largest value of the coefficient of thermal expansion of the metal material part which comprises.
이러한 방식으로, 각각의 배선용 트렌치의 측벽부 상에 무기절연막을 제공함으로써, 첫째, 인접 배선 도전체 사이의 유기중합체막 또는 그러한 종류의 막을 통하여 흐르는 누설전류가 차단되고, 인접 배선 도전체 사이의 누설전류가 방지되거나 허용범위내로 유지된다.In this way, by providing an inorganic insulating film on the sidewall portion of each wiring trench, firstly, leakage current flowing through the organic polymer film or films of that kind between adjacent wiring conductors is blocked, and leakage between adjacent wiring conductors is prevented. Current is either prevented or kept within tolerance.
둘째, 배선구조를 이루는 다수개의 적층절연막의 각각의 막의 물질이 서로 다르고 막의 각각의 계면에서 필링 또는 접착력 저하가 발생되더라도, 절연막의 열팽창계수의 중간값의 열팽창계수를 갖는 무기절연막에 의해 다수개의 절연막이 그의 측표면에서 감싸지기 때문에, 그러한 필링 또는 접착력 저하를 최소화할 수 있다.Second, even if the material of each film of the plurality of laminated insulating films constituting the wiring structure is different from each other and peeling or adhesive force decreases at each interface of the film, the plurality of insulating films are formed by the inorganic insulating film having the thermal expansion coefficient of the intermediate value of the thermal expansion coefficient of the insulating film. Since it is wrapped at its side surface, such peeling or adhesion deterioration can be minimized.
셋째, 무기절연막이 유기중합체 등으로부터 생성되기 쉬운 가스, 유기물 또는 수분을 차단하고, 배선용 트렌치로 그들이 침투하는 것을 방지하므로, 금속물질로 채워진 공간의 보이드 발생을 방지하는 것이 가능하다.Third, since the inorganic insulating film blocks gas, organic matter, or moisture, which are easily generated from organic polymers, and prevents them from penetrating into the wiring trench, it is possible to prevent the generation of voids in the space filled with the metal material.
또한, 본 발명에 따른 반도체 장치의 제조방법은 상술한 것과 유사한 장점의 효과를 제공한다. 즉, 방법은 인접 배선 도전체 사이의 누설전류를 방지시킬 수 있고, 절연막 사이의 접착력을 향상시킬 수 있으며, 매립 금속물질 부분에서 어떠한 보이드도 발생되지 않는 반도체 장치를 제공한다.In addition, the manufacturing method of the semiconductor device according to the present invention provides the effect of the advantages similar to those described above. That is, the method provides a semiconductor device capable of preventing leakage currents between adjacent wiring conductors, improving adhesion between insulating films, and not generating any voids in the buried metal material portion.
상기 명세서에서, 본 발명은 특정 실시예에 대해서 설명하였다. 그러나, 본 발명은 이하의 청구항에서 나타내는 바와 같은 본 발명의 범위를 일탈하지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다. 예컨대, 본 발명의 실시예에서는 이중 데머신 배선구조를 설명하였지만, 본 발명은 그러한 구조에 한정되지 않고, 예컨대 단일 데머신 배선 구조, 비아홀 구조, 콘택홀 구조 등에도 적용될 수 있다. 따라서, 명세서 및 도면은 제한적인 예보다 오히려 구체적인 예에 주시되며, 모든 변형은 본 발명의 범위내에 포함된다. 이에 따라, 본 발명은 첨부된 청구항의 범위 내에 모든 변형 및 변경을 포함한다.In the foregoing specification, the invention has been described with respect to specific embodiments. However, the present invention can be practiced in various ways without departing from the scope of the present invention as set forth in the claims below. For example, although the embodiment of the present invention has described the double demachine wiring structure, the present invention is not limited to such a structure, and may be applied to, for example, a single demachine wiring structure, a via hole structure, and a contact hole structure. Accordingly, the specification and drawings are to be regarded in detail rather than as restrictive, with all modifications falling within the scope of the present invention. Accordingly, the invention is intended to embrace all such alterations and modifications as fall within the scope of the appended claims.
상기 본 발명에 의하면, 배선 도전체 사이의 배선용량이 감소되고, 배선 도전체 사이 또는 비아홀 또는 콘택홀 사이의 누설전류가 감소되며, 배선의 필링 및/또는 크랙 발생이 방지됨으로써, 고신뢰성을 갖는 반도체 장치를 얻을 수 있다.According to the present invention, the wiring capacitance between the wiring conductors is reduced, the leakage current between the wiring conductors or via holes or contact holes is reduced, and the filling and / or cracking of the wiring is prevented, thereby providing high reliability. A semiconductor device can be obtained.
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- 2000-04-06 KR KR10-2000-0017933A patent/KR100382376B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1154621A (en) * | 1997-08-07 | 1999-02-26 | Sony Corp | Semiconductor device and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000294634A (en) | 2000-10-20 |
| KR20010014693A (en) | 2001-02-26 |
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