KR100380681B1

KR100380681B1 - 반도체장치

Info

Publication number: KR100380681B1
Application number: KR1019950042415A
Authority: KR
Inventors: 야유까와가즈시게; 와따나베다까오; 나가고메요시노부
Original assignee: 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1994-11-22
Filing date: 1995-11-21
Publication date: 2003-07-18
Also published as: US6111793A; US6430089B2; US6195294B1; US5657273A; US20010002177A1; KR960019715A; CN1095123C; US5835417A; TW330265B; CN1132875A; KR100389059B1

Abstract

고집적 메모리와 여러개의 연산회로를 1칩 상에 실현한 데이타처리에 적합한 반도체장치에 관한 것으로서, 화상 데이타처리와 같이 반복해서 동일한 연산을 하는 경우의 데이타 처리시간의 고속화를 도모할 수 있음과 동시에 소비전력의 저감도 가능하며 또 화상 데이타처리 전용 뿐만 아니라 통상의 메모리로서 주기억으로도 사용할 수 있거나 또는 화상 데이타처리 부분과 통상의 메모리부분과의 분할 사용도 가능한 다용도로 사용할 수 있도록 하기 위해서, 메모리셀 어레이와 연산회로 사이에 마련한 데이타 전송회로에 메모리셀로 부터의 데이타의 리드, 메모리셀로의 라이트의 경로를 각각 독립적으로 마련하고, 리드/라이트 동작을 동시에 실행할 수 있도록 구성하였다.

이것에 의해, 데이타 처리에 소요되는 시간을 단축할 수 있고, 대폭적인 고속화가 가능하게 됨과 동시에 워드선의 구동 회수를 감소시켜 소비전력의 저감을 도모할 수 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체장치에 관한 것으로서, 특히 고집적 메모리와 여러개의 연산회로를 1칩 상에 실현한 데이타처리에 적합한 반도체장치에 관한 것이다.

종래, 화상처리와 같은 대량의 데이타를 처리하기 위해 프로세서와 메모리를 1보드에 탑재하여 전용의 처리시스템으로서 사용하는 것에 의해 고속으로 처리를 실행하는 반도체장치가 알려져 있다. 이 종래예에서는 메모리와 프로세서가 버스를거쳐서 접속되기 때문에 버스 조정(arbitration)이 필요하고, 더욱 대량의 데이타에 리드/연산/라이트를 반복하면 도 3의 (c)에 도시한 바와 같이 리드/라이트 및 그의 전환에 많은 시간이 걸려 데이타처리의 효율이 향상되지 않았다.

또, 더욱 진보된 종래예로서 여러개의 연산회로와 메모리셀 어레이를 동일 칩상에 탑재하고, 메모리셀 어레이 내의 1개의 워드선 상의 메모리실의 데이타를 병렬로 리드하고, 이 리드된 데이타의 연산처리를 병렬로 실행하는 반도체장치가 알려져 있다. 이러한 종류의 반도체장치로서는 예를 들면 「아이모토 외 "메모리 집적형 프로세서 IMAP LSI의 메모리부 회로방식" 1994년 전자정보 통신학회 춘계대회 강연논문집 5-261 C-693」에 기재된 것이 있다.

상기 종래예에서는 2Mb의 SRAM과 64개의 병렬 연산회로를 집적하고, SIMD(Single Instruction stream Multiple Data stream)방식에 의해 연산회로를 병렬로 동작시키고 있다. 이와 같은 반도체장치에 있어서는 메모리셀 어레이와 동일 칩 상에 탑재한 여러개의 연산회로를 1개의 명령에 의해 병렬로 동작시키고, 이것을 반복 실행하는 것에 의해 다양한 화상 데이타 처리를 실행할 수 있다. 이 화상 데이타처리를 실행하는 경우, 데이타처리에 필요한 연산 자체는 그다지 어렵지 않지만, 처리해야할 데이타량이 팽대(膨大)하기 때문에 동일 연산을 몇회나 반복할 필요가 있다.

상기 여러개의 연산회로와 메모리셀 어레이를 탑재한 종래의 반도체장치를 사용해서 화상 데이타를 처리하는 경우, 우선 메모리셀에 라이트되어 있는 데이타를 리드하고, 다음에 SIMD형 연산회로를 사용해서 필요한 연산을 실행하고, 마지막에 연산결과를 메모리셀에 라이트한다는 동작이 반복 실행된다. 여기에서, 리드에 필요한 시간을 tr, 연산에 필요한 시간을 tc, 라이트에 필요한 시간을 tw라고 한다. 상기 종래의 반도체장치에서는 리드, 연산, 라이트의 일련의 동작을 순차 실행한다고 하면, 소요 시간은 합계(tr+tc+tw)로 되고, 이것을 m회 반복 실행한 경우에 필요한 시간은 m×(tr+tc+tw)로 된다.

금후, 반도체 제조기술의 진전에 따라 미세화가 진행되어 연산회로의 고속 동작을 기대할 수 있으므로, 연산 내용이 동일하면 연산에 필요한 시간 tc의 단축은 가능하다.

그러나, 상술한 여러개의 연산회로와 메모리셀 어레이를 동일 칩 상에 집적한 종래의 반도체장치에 따르면, 반도체 제조기술의 진전에 의해 미세화가 진행되었다고 해도 메모리셀 어레이에 관해서는 연산회로의 경우와는 반대로 미세하게 되면 될수록 메모리셀로 부터의 신호량을 크게 취하는 것이 곤란하게 되므로, 리드 및 라이트에 필요한 시간 tr 및 tw를 그다지 단축할 수는 없다. 이 때문에, 메모리셀에서 리드한 데이타에 연산처리를 부가하고, 동일한 메모리셀에 리라이트하는 동작을 반복하는 화상 데이타처리의 경우에는 리드시간 tr, 라이트시간 tw에 의해 데이타처리의 동작이 결정(제어)되어 버린다는 문제점이 있다.

그래서, 본 발명의 목적은 화상 데이타처리와 같이 반복해서 동일한 연산을 하는 경우의 데이타 처리시간의 고속화를 도모할 수 있음과 동시에 소비전력의 저감도 가능한 반도체장치를 제공하는 것이다.

또, 본 발명의 다른 목적은 화상 데이타처리 전용 뿐만 아니라 통상의 메모리로서 주기억으로도 사용할 수 있거나 또는 화상 데이타처리 부분과 통상의 메모리부분과의 분할 사용도 가능한 다용도로 사용할 수 있는 반도체장치를 제공하는 것이다.

도 1은 본 발명에 관한 반도체장치의 1실시예를 도시한 기본 구성의 블럭도,

도 2는 도 1의 반도체장치에 사용하는 데이타 전송회로의 1예를 도시한 상세한 회로구성도,

도 3은 본 발명에 관한 반도체장치의 동작 및 종래의 동작을 비교 설명하는 도면으로서, 도 3의 (a) 및 도 3의 (b)는 도 1의 반도체장치의 동작예를 도시한 도면, 도 3의 (c)는 종래의 동작예를 도시한 타이밍도,

도 4는 본 발명에 관한 반도체장치의 다른 실시예를 도시한 기본 구성의 블럭도,

도 5는 도 4의 반도체장치에 사용하는 데이타 전송회로의 1예를 도시한 상세한 회로 구성도,

도 6은 본 발명에 관한 반도체장치의 데이타 전송회로에서 사용하는 스위치 S₁1의 구체적 구성예의 1예를 도시한 회로 구성도,

도 7은 본 발명에 관한 반도체장치의 데이타 전송회로에서 사용하는 스위치 S₁1의 구체적 구성예의 다른 예를 도시한 회로 구성도,

도 8은 본 발명에 관한 반도체장치의 데이타 전송회로에서 사용하는 스위치S₁1의 구체적 구성예의 또 다른 예를 도시한 회로 구성도.

* 부호의 설명*

10‥·메모리셀 어레이, 20‥·센스앰프, 30‥·데이타 전송회로, 32‥·데이타 전송회로, 40‥·연산회로, 50‥·직렬 액세스메모리, 51‥·I/O포트, 60‥·직렬 액세스메모리, 61‥·I/O포트, 70‥·디코더, 71‥·입력포트, 80‥·제어회로, 81‥·I/O포트, 82‥·제어회로, 90‥·실리콘칩, C_ij(i=1∼n, j=0∼m)‥·메모리셀, DLj, DLj' (j=1∼m)‥·데이타선, DL1B, DL1T‥·데이타선, WLi(i=1∼n)‥·워드선, S_jk(j=1∼p, k=1∼q)‥·스위치, SR1∼SRx‥·스위치, SW1∼SWy‥·스위치, SSj(j=1∼q), SS1R, SS1W‥·신호선, SSR1∼SSRy‥·신호선, SSW1∼SSWx‥·신호선, TrR, TrRB, TrRT‥·트랜지스터, TrW, TrWB, TrWT‥·트랜지스터, Rj(j=1∼p), R1B, R1T‥·리드경로, Wj(j=1∼p), W1B, W1T‥·라이트경로.

상술한 과제를 해결하기 위해, 본 발명에 관한 반도체장치는 여러개의 데이타선과 여러개의 워드선의 교차부에 배치된 여러개의 메모리셀을 갖는 메모리 셀 어레이; 상기 메모리셀 어레이 내의 다른 여러개의 메모리셀에 기억되어 있는 정보를 워드선과 교차하는 다른 여러개의 데이타선에 리드하기 위해 워드선의 적어도 1개를 선택하는 디코더; 적어도 1개의 연산회로; 상기 연산회로와 메모리셀 어레이 사이의 데이타전송을 실행하는 데이타 전송회로 및; 적어도 데이타 전송회로, 디코더 및 연산회로를 제어하는 제어회로를 1칩에 집적한 반도체장치에 있어서, 상기 데이타 전송회로가 상기 디코더에 의해 선택된 워드선과 교차하는 여러개의 데이타선 중의 일부의 데이타선으로의 라이트와 다른 일부의 데이타선으로 부터의 리드를 적어도 일부 동일 시간 내에 실행할 수 있도록 리드경로와 라이트경로를 각각 독립해서 갖는 것을 특징으로 하는 것이다.

상기 반도체장치에 있어서, 상기 데이타 전송회로는 여러개의 데이타선 중의 소요 개수의 데이타선을 선택해서 상기 데이타선 상에 리드된 각 데이타를 연산회로에 리드하는 기능과 상기 리드 기능과는 독립적으로 상기 여러개의 데이타선 중의 소요 개수의 데이타선을 선택해서 상기 데이타선을 거쳐서 연산회로로부터 메모리셀에 라이트하는 기능을 갖는 것이 가능하다.

또, 상기 데이타선 상에 리드된 각 데이타를 연산회로에 리드하는 기능은 리드경로와 각 데이타선 사이에 각각 마련한 상기 제어회로로부터의 신호에 의해 제어되는 스위치로 이루어지고, 상기 데이타선을 거쳐서 연산회로로부터 메모리 셀에 연산결과를 라이트하는 기능은 라이트경로와 각 데이타선 사이에 각각 마련한 상기 제어회로로부터의 신호에 의해 제어되는 스위치로 구성할 수 있다.

또, 상기 데이타 전송회로는 여러개의 데이타선을 소요 개수씩 분할해서 구성한 여러개의 블럭, 각 블럭에 대해 마련된 1개 또는 1쌍의 리드경로 및 1개 또는 1쌍의 라이트경로, 각 블럭 내의 각각의 데이타선과 각 블럭의 리드경로 및 라이트경로 사이에 각각 마련한 리드경로로의 접속, 라이트경로로의 접속, 오픈 중의 어느 하나의 접속 상태로 상기 제어회로에 의해 제어되는 스위치로 구성하면 적합하다.

또, 상기 데이타 전송회로는 상기 각 블럭이 각각 더욱 적은 개수씩의 데이타선으로 분할한 소블럭으로 분할됨과 동시에 각 소블럭 내의 각각의 데이타선과 각 소블럭의 리드경로측 및 라이트경로측에 각각 마련한 리드경로 접속선으로의 접속, 라이트경로 접속선으로의 접속, 오픈 중의 어느 하나의 접속상태로 상기 제어회로에 의해 제어되는 스위치, 각 소블럭의 상기 각 리드경로 접속선과 리드 경로 사이에 각각 마련한 상기 제어회로에 의해 온/오프하는 스위치, 각 소블럭의 상기 각 라이트경로 접속선과 라이트경로 사이에 각각 마련한 상기 제어회로에 의해 온/오프하는 스위치로 구성해도 좋다.

또, 상기 반도체장치 중의 어느 것에 있어서도 상기 메모리셀 어레이에 기억된 데이타를 외부에서 직접 액세스하는 기능을 구비하도록 구성할 수도 있다.

또, 본 발명에 관한 반도체장치는 워드선, 상기 워드선과 교차하는 제1 및 제2 데이타선; 상기 워드선과 제1 및 제2 데이타선과의 교점에 각각 마련된 제1 및 제2 메모리셀; 연산회로; 상기 연산회로의 입력단자에 접속된 리드경로; 상기 연산회로의 출력단자에 접속된 라이트경로; 상기 제1 데이타선과 상기 리드경로 또는 라이트경로와의 접속을 실행하는 제1 스위치수단 및; 상기 제2 데이타선과 상기 리드경로 또는 라이트경로와의 접속을 실행하는 제2 스위치수단을 구비하고, 상기 워드선이 활성화되어 있는 동안에 상기 제1 스위치수단은 상기 제1 데이타선과 상기 리드경로와의 접속을 실행하고, 상기 제2 스위치수단은 상기 제2 데이타선과 상기 라이트경로와의 접속을 실행하는 것을 특징으로 하는 것이다.

본 발명에 관한 반도체장치에 따르면, 데이타를 유지해 두는 메모리셀 어레이와 데이타를 수취하여 연산을 실행하는 연산회로 사이에서, 데이타 전송회로는 메모리셀의 데이타를 연산회로로 보내는 리드경로와 연산회로로부터 메모리셀로 데이타를 보내는 라이트경로를 각각 갖는 것에 의해, 메모리셀 어레이의 출력을 연산회로로 전송함과 동시에 연산회로의 출력을 메모리셀 어레이로 전송하는 것을 가능하게 한다. 즉, 리드 경로와 라이트 경로가 독립되어 있는 것에 의해, 메모리셀 어레이와 연산회로 사이에서 별개의 데이타선을 선택해서 리드 동작과 라이트 동작을 일부 동일 시간 내에 서로 중첩해서 각각 실행할 수 있다. 따라서, 메모리셀로부터 데이타를 리드해서 연산을 실행하고, 결과를 메모리셀에 리라이트한다고 하는 처리를 반복해서 실행하는 경우에 있어서, 리드경로와 라이트경로를 각각 갖고 있으므로, 데이타의 리드와 라이트를 동시에 실행할 수 있다. 이 때문에, 일련의 처리를 m회 반복하는 경우에 종래에 필요했던 처리시간 m×(tr+tc+tw)를 예를 들면 리드와 라이트를 연산시간 tc내에 실행하는 것에 의해 외관상 tr+m×tc+tw로 단축하는 것이 가능하게 된다.

또, 리드경로와 각 데이타선 사이에 각각 마련한 상기 제어회로로부터의 신호에 의해 제어되는 스위치는 리드경로와 데이타선을 접속하는 것에 의해, 상기 여러개의 데이타선 중의 선택된 소요 개수의 데이타선 상에 리드된 데이타를 연산회로에 리드할 수 있고, 라이트경로와 각 데이타선 사이에 각각 마련한 상기 제어회로로부터의 신호에 의해 제어되는 스위치는 상기 여러개의 데이타선 중의 선택된 소요 개수의 데이타선을 거쳐서 연산회로로부터 메모리셀에 연산결과를 라이트할 수 있다.

또, 상기 데이타 전송회로는 여러개의 데이타선을 소요 개수씩 분할해서 구성한 여러개의 블럭, 각 블럭에 대해 마련된 1개 또는 1쌍의 리드경로 및 1개 또는 1쌍의 라이트경로, 각 블럭 내의 각각의 데이타선과 각 블럭의 리드경로 및 라이트경로 사이에 각각 마련한 제어회로에 의해서 리드경로로의 접속, 라이트경로로의 접속, 오픈 중의 어느 하나의 접속상태로 제어되는 스위치로 구성하는 것에 의해, 1개의 블럭으로부터의 데이타선을 리드경로에 접속해서 메모리셀로부터 데이타를 골드할 수 있음과 동시에, 동일 블럭 내의 데이타선을 라이트경로에 접속해서 연산회로의 연산결과를 메모리셀에 라이트할 수 있다.

또, 상기 데이타 전송회로는 상기 각 블럭이 각각 더욱 적은 개수씩의 데이타선으로 분할한 소블럭으로 분할됨과 동시에, 각 소블럭 내의 각각의 데이타선과 각 소블럭의 리드경로측 및 라이트경로측에 각각 마련한 리드경로 접속선으로의 접속, 라이트경로 접속선으로의 접속, 오픈 중의 어느 하나의 접속상태로 상기 제어회로에 의해 제어되는 스위치, 각 소블럭의 상기 각 리드경로 접속선과 리드경로 사이에 각각 마련한 상기 제어회로에 의해 온/오프하는 스위치, 각 소블럭의 상기 각 라이트경로 접속선과 라이트경로 사이에 각각 마련한 상기 제어 회로에 의해 온/오프하는 스위치로 구성해서, 리드경로와 라이트경로가 계층화되어 스위치를 제어하기 위한 신호선의 수를 적게 할 수 있다.

또, 상기 메모리셀 어레이에 기억된 데이타를 외부에서 직접 액세스하는 기능을 구비하는 것에 의해, 본 발명에 관한 반도체장치를 화상처리 전용으로 사용함과 동시에 필요에 따라 통상의 메모리로서도 사용할 수 있고, 또는 메모리셀 어레이 중 화상처리에 필요한 수의 메모리셀만을 연산회로 전용으로 사용하고, 나머지 부분을 통상의 메모리로 사용하는 등의 다용도로 1칩으로 대응할 수 있다.

＜실시예＞

다음에, 본 발명에 관한 반도체장치의 실시예에 대해서 첨부 도면을 참조하면서 이하 상세하게 설명한다.

＜실시예1＞

도 1은 본 발명에 관한 반도체장치의 1실시예를 도시한 기본적인 회로구성의 블럭도이다. 도 1에 있어서 (10)은 메모리셀 어레이를 나타내고, 이 메모리셀 어레이(10)은 n개의 워드선 WLi(i=1∼n)와 m개의 데이타선 DLj(j=1∼m)의 각 교점에 배치된 i행 j열의 메모리셀 C_ij로 구성되는 DRAM셀 어레이이고, 각 워드선 WLi는 메모리셀 어레이(10) 내의 액티브로 되는 메모리셀 C_ij를 선택하기 위한 디코더(70)에 접속된다. 또, 디코더(70)에는 외부로부터 어드레스 지정이 가능하도록 입력포트(71)이 접속된다. 각 데이타선 DLj는 I/O포트(61)을 거쳐서 외부와의 데이타전송을 실행하는 직렬 액세스메모리(60)에 접속됨과 동시에 메모리셀 어레이(10)에서 리드된 신호를 증폭 및 유지하는 센스앰프(20)을 거쳐서 여러개의 블럭으로 분할되고, 그리고 각 블럭에 대응한 여러개의 데이타 전송회로(30)에 접속된다. 각 데이타 전송회로(30)은 대응하는 각 연산회로(40)에 접속되어 메모리셀 어레이(10)에서 리드한 데이타를 각각의 연산회로(40)으로 전송한다. 각 연산회로(40)은 I/O포트(51)을 거쳐서 외부와의 데이타 전송을 실행하는 직렬 액세스메모리(50)에 접속된다. 또, 전체를 제어하는 제어회로(80)이 I/O포트(81)을 거쳐서 외부와 접속됨과 동시에, 상기 각 회로(20), (30), (40), (50), (60), (70)에 접속된다. 그리고, 상기 각 회로나 I/O포트 등이 1개의 실리콘칩(90) 상에 집적화되어 있다.

이와 같이 구성되는 본 발명에 관한 반도체장치의 동작을 이하에 설명한다.

이 반도체장치는 칩(90)의 외부로부터 I/O포트(51) 및 직렬 액세스 메모리(50)을 거쳐서 입력된 데이타와 메모리셀 어레이(10) 내의 데이타에 대해 연산회로(40)을 사용해서 데이타처리를 실행할 수 있다. I/O포트(81)을 통해 외부로부터 명령과 클럭을 받은 제어회로(80)은 클럭에 따라서 디코더(70),센스앰프(20), 데이타 전송회로(30), 연산회로(40), 직렬 액세스메모리(50), 직렬 액세스메모리(60)의 동작을 제어한다. 제어회로(80)으로부터 명령을 받은 디코더(70)은 입력 포트(71) 또는 제어회로(80)에 의해 지정된 어드레스에 따라 선택된 워드선 WLi를 구동시켜서 메모리셀 어레이(10) 내의 i행의 메모리셀열 C_i1, C_i2, C_i3‥‥‥C_im을 액티브로 한다. 액티브로 된 메모리셀의 내용은 각 메모리셀과 접속된 각각의 데이타선 DL1∼DLm을 거쳐서 인출되고, 센스앰프(20)에 의해 증폭됨과 동시에 유지된다. 각 데이타 전송회로(30)은 제어회로(80)에 의해 선택된 신호선 SS1, SS2, SS3,‥‥‥SSq에 따라 i행의 메모리셀열 C_i1, C_i2, C_i3‥‥‥C_im의 내용을 연산회로(40)으로 보낸다.

여기에서, 데이타 전송회로(30)의 상세한 구성을 도 2에 도시한다. 또, 도 1에 있어서의 여러개의 데이타 전송회로(30) 중의 1개만을 도시하였다. 데이타 전송회로(30)은 리드경로와 라이트경로를 각 1개씩과 q개의 데이타선을 1블럭으로 해서 전체 p블럭으로 구성된다. 각 블럭은 블럭 내의 q개의 데이타선 중에서 리드경로와 라이트경로에 각각 1개씩 접속할 수 있다.

1개의 워드선 WLi가 구동되어 i행의 메모리셀열 C_i1∼C_im의 내용이 데이타선 DL1∼DLm에 의해 인출되고, 센스앰프(20)에 의해 증폭됨과 동시에 유지되면, 센스앰프(20)을 거쳐서 각 데이타 전송회로(30)에 접속된 각 데이타선 DL1∼DLm 상에 데이타가 나타난다. 도 2에 도시한 데이타 전송회로(30)에는 데이타 선 DL1∼DLpq의 p×q개가 접속되어 있으므로, 데이타선 DL1∼DLpq 상에 데이타가 나타난다.

예를 들면, 제어회로(80)에서 출력된 신호선 SS1의 신호에 따라 제1 블럭∼제p 블럭 내의 각 스위치 S₁1, S₂1, S₃1,‥‥‥S_p1이 각각 리드경로 R1, R2, R3,‥‥‥Rp측에 접속되는 것으로 한다. 이것에 의해, 데이타선 DL1, DLq+1, DL2q+1,‥‥‥DL(p-1)q+1 상의 데이타가 리드경로 R1, R2, R3,‥‥‥,Rp를 통해 연산회로(40)으로 전송된다. 연산회로(40)은 데이타 전송회로(30)으로부터 보내져 온 데이타와 칩(90)의 외부로부터 I/O포트(51)을 거쳐서 직렬 액세스메모리(50)에 입력된 데이타를 사용해서 소요의 연산을 실행하고, 연산결과를 각각의 라이트경로 W1, W2, W3,‥‥‥Wp로 출력한다.

연산결과의 데이타를 리드해 온 각 메모리셀에 데이타를 리라이트하는 경우에는 그의 연산에 대해서 미리 결정된 소정의 연산시간이 경과하면, 제어회로(80)은 신호선 SS1로 신호를 보내고, 상기 각 스위치 S₁1, S₂1, S₃1,‥‥‥S_p1을 각각 라이트경로 W1, W2, W3,‥‥‥Wp측에 접속한다. 이것에 의해, 연산회로(40)은 데이타 전송회로(30)을 통해 각 메모리셀 C_i1, C_i(q+1), C_i(2q+1),‥‥‥C_i((p-1)q+1)에 연산결과의 라이트를 실행한다.

또, 각 스위치 S₁1, S₂1, S₃1,‥‥‥S_p1은 제어회로(80)으로부터의 신호에 따라 리드경로측, 라이트경로측 및 오픈 중의 어느 하나의 접속상태를 취하는 스위치로서, 통상은 오픈(개방)상태이다. 또, 소정의 연산시간이 경과했을때 제어회로(80)이 신호선 SS1∼SSq로 신호를 보내는 대신에, 연산이 종료된 것을 나타내는 신호를 제어회로(80)으로 보내도록 연산회로(40)을 구성해도 좋다. 이 경우, 이 연산종료 신호에 의해 제어회로(80)에 의한 신호선 SS1∼SSq의 제어가 용이하게 되므로, 제어회로(80)의 설계를 간략화할 수 있다. 즉, 연산회로(40)에 복잡한 연산을 실행할 수 있도록 변경한 경우에도 미리 그의 복잡한 연산의 소요 시간을 추측하여(어림잡아) 재설계할 필요가 없게 되어 제어회로(80)을 그대로 변경하지 않고 사용할 수 있다.

여기에서는 리드를 실행한 메모리셀에 데이타를 리라이트하는 경우에 대해서 설명했지만, 다른 메모리셀에 라이트하는 것도 용이하다. 이 경우, 신호선 SS1, SS2,‥‥‥SSq에 의해 소요의 데이타선에 접속하는 스위치를 선택하면 좋다. 또, 여러개의 메모리셀에 동일한 데이타를 라이트하는 경우에는 여러개의 신호선 SS1, SS2,‥‥‥SSq에 의해 여러개의 스위치를 1개의 라이트경로에 접속하면 좋다.

이와 같이, 본 실시예의 반도체장치에 따르면, 연산회로가 라이트경로를 거쳐서 메모리셀에 라이트를 한창 실행하고 있는 도중에 리드경로를 사용해서 다른 메모리셀에서 필요한 데이타를 리드해 올 수 있다. 예를 들면, 각 데이타 전송회로(30)은 각각의 라이트경로 W1, W2, W3,‥‥‥Wp를 통해서 메모리셀C_i1, C_i(q+1), C_i(2q+1),‥‥‥C_i((p-1)q+1)에 데이타의 라이트를 실행하기 위한 경로를 제어회로(80)으로부터의 신호선 SS1의 신호에 의해 각 스위치 S₁1, S₂1, S₃1,‥‥‥S_p1을 각각의 라이트경로측에 접속함과 동시에, 신호선 SS2의 신호에 의해 각 스위치 S₁2, S₂2, S₃2,‥‥‥S_p2를 각각의 리드경로측에 접속하고, 데이타선DL2, DLq+2, DL2q+2,‥‥‥DL(p-1)q+2를 리드경로 R1, R2, R3,‥‥‥Rp에 접속한다. 이것에 의해, 메모리셀 C_i2, C_i(q+2), C_i(2q+2),‥‥‥Ci_((p-1)q+2)의 데이타를 리드하여 연산회로(40)으로 전송할 수 있다. 필요에 따라서 이와 같은 라이트 및 리드동작을 순차 반복해서 디코더(70)에 의해 선택된 워드선 WLi에 의해 액티브로 되어 있는 i행의 메모리셀열 C_i1, C_i2, C_i3,‥‥‥C_im에 있는 데이타의 처리를 실행하면 좋다. 또, 다른 워드선을 구동해서 다른 행의 메모리셀에 대해서도 마찬가지로 처리를 실행하는 것에 의해, 메모리셀 어레이(10) 내의 모든 데이타에 대해서 처리를 실행할 수 있다.

1개의 워드선을 구동시키는 것에 의해서 액티브로 된 각 메모리셀 내에 있는 데이타가 상술한 바와 같이 순차 처리되어 가는 상태의 1예를 도 3의 (a)에 모식적으로 도시한다. 동일 도면에 있어서, 횡축은 시간의 경과를 나타내고, 상단에는 리드경로 R1에 접속되는 데이타선명과 리드에 소요되는 시간 중간단에는 연산회로(40)에 의한 데이타 처리시간 및 하단에는 라이트경로 W1에 접속되는 데이타선명과 라이트에 소요되는 시간이 각각 도시되어 있다.

데이타의 흐름은 점선의 화살표로 표시되어 있고, 예를 들면 리드경로 R1에 접속된 데이타선 DL1로부터 tr시간에 걸쳐 메모리셀에서 리드된 데이타는 연산회로(40)에 의해 tc시간 동안 처리되고, 라이트경로 W1 및 데이타선 DL1을 통해 tw시간 소요되어 재차 메모리셀에 라이트된다. 도 3의 (a)를 종방향으로 데이타의 흐름에서 보면, 예를 들면 리드경로 R1에 데이타선 DL3이 접속되어 있을 때에연산회로(40)에서는 데이타선 DL2로부터 전송된 데이타를 처리하고 있고, 라이트경로 W1에서는 데이타선 DL1로부터 전송되어 연산회로(40)에 의해 처리된 데이타를 데이타선 DL1로 전송하고 있다. 즉, 메모리셀로부터의 리드, 데이타의 연산, 메모리셀로의 라이트의 일련의 동작이 한번에 실행되고 있어 외관상 데이타처리에 필요한 시간이 단축되고 있다.

메모리셀로부터의 리드시간 tr, 데이타의 연산시간 tc, 메모리셀로의 라이트시간 tw 중 데이타의 연산시간 tc가 가장 길다고 하면, 1블럭분의 q개의 데이타선 DL1, DL2, ‥‥‥DLq 상에 나타나고 있는 q개의 데이타를 모두 처리하는데 소요되는 시간은 (tr+q×tc+tw)로 되어, 고속의 데이타처리가 가능하다. 또, 리드시간 tr, 연산시간 tc, 라이트시간 tw 중 리드시간 tr 또는 라이트시간 tw가 가장 긴 경우의 처리 시간은 각각 (q×tr+tc+tw), (tr+tc+q×tw)로 되며, 어쨌든 상술한 종래예의 반도체장치의 경우에는 처리시간이 q×(tr+tc+tw)로 되는데 비해 고속의 데이타처리가 가능하다.

도 3의 (b)에는 상기 처리를 실행한 경우의 타이밍도를 도시하였다. 1개의 워드선이 구동되고 있는 동안에 리드경로/라이트경로를 통해 리드/라이트가 일부 동시에 실행되고 있다. 예를 들면, 데이타선 DL3으로부터의 데이타가 연산회로의 리드경로 R1로 전달되고 있는 것과 동시에, 연산회로의 라이트경로 W1로부터 데이타선 DL1로 연산결과의 데이타가 전달되고 있다. 또한, 이 동작은 이전에 데이타선 DL2에서 리드한 데이타를 연산회로에 의해 처리하는 동작과 병행해서 실행되고 있다.

한편, 종래예의 도 3의 (c)를 보면, 워드선을 구동해서 데이타선 DL1' 로 부터의 데이타를 리드하고, 워드선을 구동시키지 않고 프로세서가 데이타처리를 한 후, 재차 워드선을 구동시켜 라이트를 실행하고, 워드선을 구동시키지 않으며, 또 워드선을 구동시켜 다음의 데이타선 DL2' 로 부터의 데이타를 리드한다고 하는 작업을 실행하고 있다. 이와 같은 작업은 버스 조정에 의해 실행되는 것으로서, 통상의 메모리칩과 프로세서칩이 버스에 의해 접속되어 있는 경우에는 피할 수 없는 것이다.

따라서, 본 발명에 있어서의 동작을 종래예와 비교하면, 본 발명에서는 버스 조정의 필요가 없고, 리드/라이트의 전환시간이 필요 없는 것. 워드선의 재구동의 필요가 없다는 등의 이점을 들 수 있다. 따라서, 본 발명은 고속의 데이타 처리가 가능하다는 것을 알 수 있다.

또, 데이타 전송회로(30)에서는 리드와 라이트를 독립적으로 실행할 수 있으므로, 목적에 맞게 여기에서 설명한 것 이외의 타이밍에서 동작시키는 것도 용이하다. 예를 들면, 데이타선 DL1, DL2, DL3으로부터 연속해서 데이타를 리드하고, 3개의 데이타를 사용해서 연산을 실행한 후에 데이타선 DL1에 라이트한다고 하는 타이밍에서의 동작도 가능하고, 이것은 화상의 필터링 처리의 경우에 적합하다.

또, 화상용 메모리에는 화면을 클리어하기 위해 고속으로 메모리셀에 일정한 데이타를 라이트하고자 하는 요구가 있지만, 이 요구를 만족시키기 위해서도 데이타 전송회로(30)은 유효하다. 이 경우는 미리 라이트하고자 하는 데이타를 라이트경로로 출력해 두고, 여러개의 데이타선을 동시에 라이트경로에 접속시키면 좋다.이것에 의해, 한번에 여러개의 메모리셀에 동시에 데이타를 라이트하는 것이 가능하다. 필요하다면 여러개의 워드선을 동시에 구동시키는 것에 의해, 더욱 많은 메모리셀에 동시에 한번에 데이타를 라이트하는 것도 가능하게 되므로, 화면의 클리어를 고속화할 수 있다.

본 실시예의 데이타 전송회로(30)에 따르면, 일단 구동한 워드선에 의해서 액티브로 된 메모리셀열 내의 데이타를 워드선을 구동시킨 채로 순차 처리할 수 있으므로, 워드선의 구동 회수와 센스앰프의 동작 회수를 감소시키게 되어, 데이타처리의 고속화와 소비전력의 저감에 효과가 있다. 또, 예를 들면 신호선 SS1에 의해 접속되는 일련의 데이타선 DL1, DLq+1, DL2q+1,‥‥‥DL(p-1)q+1에 의해 선택된 메모리셀군에서 데이타를 리드함과 동시에, 다른 신호선 SS2에 의해 접속되는 일련의 데이타선 DL2, DLq+2, DL2q+2,‥‥‥DL(p-1)q+2에 의해 선택된 메모리셀군에 대해 라이트를 실행할 수 있기 때문에, 연산회로(40)에 리드/라이트를 위한 시간 대기를 시킬 필요가 없어 고속의 데이타처리가 가능하다.

또, 칩(90)의 레이아웃 상에서 메모리셀 어레이(10)의 데이타선의 피치와 1개의 연산회로(40)의 폭에 큰 간격이 있는 경우에는 실제 칩(90)을 설계한 후, 데이타선의 피치를 연산회로(40)의 폭에 일치시킬 필요가 생기지만, 본 실시예의 반도체장치에 따르면 데이타 전송회로(30)에 의해 데이타선 피치를 q대 2로 완화시킬 수 있다. 따라서, 이 비를 피치의 간격에 맞춰 설정하는 것에 의해, 연산 회로(40)과 메모리셀 어레이(10)을 고밀도로 레이아웃할 수 있다.

또, 본 실시예의 반도체장치는 통상의 메모리로서 사용하는 것도 가능하다.그 경우, 제어회로(80)이 I/O포트(81)을 통해 외부로부터 제어신호와 클럭을 수취하고, 클럭에 따라서 센스앰프(20), 디코더(70), 직렬 액세스메모리(50) 및 (60)을 제어한다. 어드레스는 입력포트(71)에서 입력받고, 데이타의 입출력은 직렬 액세스메모리(50) 및 (60)에 의해 I/O포트(51) 및 (61)을 통해 실행된다. 따라서, 본 실시예의 반도체장치를 통상은 화상처리 전용으로 해 두고, 필요할때는 통상의 메모리로서 시스템의 주기억으로 사용한다는 등의 시분할로 용도를 변경하는 사용법도 가능하고, 이 반도체장치를 사용하는 것에 의해 보다 작은 시스템 구성이 가능하다.

또, 메모리셀 어레이(10)의 영역을 통상의 메모리로서 사용하는 부분과 연산회로(40)에서 전용으로 사용하는 부분으로 나누어 사용하는 것도 가능하다. 예를 들면, 화상처리에 응용한 경우에는 처리할 화상의 성질, 화면의 사이즈, 표시할 스피드 등에 대응하기 위해, 연산회로(40)에서 전용으로 사용하는 메모리 사이즈를 시스템에 의해 변경하고자 하는 경우가 있다. 그러한 경우에는 전체의 메모리 사이즈 중 화상처리에 필요한 메모리만을 연산회로 전용으로 사용해서 화상처리를 실행하고, 나머지 부분을 통상의 메모리로서 시스템의 주기억으로 사용하면 좋다.

이와 같이, 1칩으로 다양한 용도에 대응할 수 있으므로, 칩 설계에 소요되는 노력, 시간을 절약할 수 있다. 또, 불필요한 메모리를 시스템의 주기억용으로 사용할 수 있도록 하기 위해, 보다 작은 시스템 구성이 가능할 뿐만 아니라 화상처리를 본 실시예의 반도체장치와 다른 프로세서에 의해 병렬로 실행할 수 있어 보다 고속의 처리가 가능하다.

또, 화상을 디스플레이에 표시하는 경우나 메모리에 저장되어 있는 화상 데이타를 순차 처리해 가는 바와 같은 경우에는 메모리셀 어레이(10) 전체에 대해서 데이타처리가 실행된다. 통상은 메모리셀에 DRAM을 사용하면 리프레시가 필요하게 되지만, 상기와 같은 경우에서 메모리셀의 정보유지시간 보다 메모리셀 어레이 전체를 액세스하는 시간이 짧은 경우에는 리프레시를 실행할 필요가 없다. 따라서, 이와 같은 경우에는 메모리셀에 DRAM을 사용해도 리프레시 사이클이 불필요하므로, 보다 고속의 동작을 기대할 수 있으며, 또 리프레시를 위한 회로가 필요없어지기 때문에 리프레시회로를 생략해서 칩사이즈를 저감할 수도 있다.

여기에서, 도 2에 도시한 데이타 전송회로(30)에서 사용하는 스위치 S_jk(j=1∼p, k=1∼q)를 MOS 트랜지스터를 사용해서 구성한 경우에 대해서 스위치 S₁1을 예로 들어 도 6에 도시한다. 도 6에 있어서 스위치 S₁1은 2개의 MOS 트랜지스터 TrR과 TrW로 구성된다. 이 구성예에서는 스위치 S₁1을 제어하는 신호선 SS1은 각 MOS 트랜지스터의 게이트에 입력될 필요가 있으므로, 리드경로 접속용의 신호선 SS1R과 라이트경로 접속용의 신호선 SS1W의 2개로 된다. 신호선 SS1R에 의해 MOS 트랜지스터 TrR이 온으로 되면 데이타선 DL1이 리드경로 R1에 접속되고, 신호선 SS1W에 의해 MOS 트랜지스터 TrW가 온으로 되면 데이타선 DL1이 라이트경로 W1에 접속된다.

또, 본 실시예의 반도체장치에 있어서, 센스앰프(20)에 차동증폭기를 사용해서 데이타선 DL1, DL2,‥‥‥DLq를 각각 2개 1조로 한 데이타선쌍 DL1T, DL1B, DL2T, DL2B,‥‥‥DLqT, DLqB로 해서 서로 다른 신호를 전송하는 구성으로 하고자하는 경우가 있다. 이와 같은 경우에는 데이타 전송회로(30)에서 사용하는 스위치 S_jk(j=1∼p, k=1∼q)로 해서 도 7에 도시한 구성으로 할 수 있다. 또, 도 7은 스위치 S₁1을 예로 들어 도시하고 있다. 이 경우 스위치 S₁1은 4개의 MOS 트랜지스터 TrRT, TrWT, TrRB, TrWB로 구성된다. 데이타선 쌍 DL1T, DL1B에 대응해서 리드경로 R1 및 라이트경로 W1도 각각 리드경로쌍 R1T, R1B 및 라이트경로쌍 W1T, W1B의 2개씩으로 된다. 신호선 SS1은 도 6과 마찬가지로 리드경로 접속용의 신호선 SS1R과 라이트경로 접속용의 신호선 SS1W의 2개로 된다. MOS 트랜지스터 TrRT와 TrRB가 모두 신호선 SS1R에 의해 온으로 되면, 데이타선쌍 DL1T와 DL1B가 각각 대응하는 리드경로쌍 R1T, R1B에 접속된다. 데이타선쌍 DL1T와 DL1B를 각각 대응하는 라이트경로쌍 W1T, W1B에 접속하기 위해서는 신호선 SS1W에 의해 MOS 트랜지스터 TrWT, TrWB를 모두 온시키면 좋다.

또, 리드경로와 라이트경로의 양쪽 모두 쌍으로 할 필요가 없는 경우에는 스위치 S₁1은 도 8에 도시한 구성으로 해도 좋다. 도 8의 구성은 데이타선쌍의 피치가 좁고, 도 7의 구성예에서는 트랜지스터를 배선 배치하기 어려운 경우에 적합하다. 여기에서는 리드경로를 쌍으로 하고, 라이트경로를 1개로 한 경우를 도시했지만, 필요에 따라 리드경로를 1개, 라이트경로를 쌍으로 해도 좋은 것은 물론이다.

이상, 도 6∼도 8을 이용하여 nMOS 트랜지스터를 사용해서 스위치 S_jk(j=1∼p, k=1∼q)를 구성한 경우를 예로서 설명했지만, 필요에 따라서 pMOS 트랜지스터를 사용해도 좋고, CMOS트랜지스터에 의한 구성으로 해도 좋은 것은 물론이다.

＜실시예2＞

도 4는 본 발명에 관한 반도체장치의 다른 실시예를 도시한 기본적인 회로구성의 블럭도이다. 또, 실시예1의 도 1에 도시한 구성부분과 동일한 구성부분에는 설명의 편의상 동일한 참조부호를 붙이고, 그 상세한 설명은 생략한다. 즉, 본 실시예에서는 데이타 전송회로의 구성과 이것을 제어하는 제어회로에 p개의 신호선 SSR1∼SSRp와 p개의 신호선 SSW1∼SSWp를 추가해서 리드경로와 라이트경로를 계층화하고 있는 점이 상이하다.

여기에서, 본 실시예의 데이타 전송회로(32)의 상세한 구성을 도 5에 도시한다. 또, 도 5에 도시한 데이타 전송회로(32)는 도 4에 있어서의 데이타 전송 회로(32)의 1개분 중의 일부분만이고, 실시예1의 도 2에 도시한 데이타 전송회로(30)의 블럭 1개분(1예로서 도 2의 제1 블럭을 나타낸다)에 상당한다. 이 데이타 전송회로(32)는 q개의 데이타선을 또 y개씩의 소블럭으로 해서 전체 x개의 소 블럭으로 구성하고, 각 소블럭의 y개의 데이타선은 제어회로(82)로부터의 신호선 SSR1∼SSRx의 신호에 의해 접속 또는 오픈의 2상태를 취하는 각각의 소블럭에 대응하는 각 1개의 스위치 SR1∼SRx를 거쳐서 1개의 리드경로 R1에 접속되고, 신호선 SSW1∼SSWx의 신호에 의해 마찬가지의 동작을 하는 각각 각 1개의 스위치 SW1∼SWx를 거쳐서 1개의 라이트경로 W1에 접속된다. 따라서, 각 소블럭은 제어회로(82)의 신호선 SS1∼SSy의 신호에 의해 각 소블럭 내의 xy(=q)개의 데이타선 중에서 소요의 데이타선이 선택되어 각각에 대응하는 스위치 S₁1∼S_xy의 리드경로측 접속선 또는 라이트경로측 접속선에 접속되고, 선택된 데이타 선은 신호선 SSR1∼SSRx 또는 SSW1∼SSWx의 신호에 의해 스위치 SR1∼SRx 또는 스위치 SW1∼SWx가 닫혀 대응하는 리드경로 R1 또는 라이트경로 W1에 접속할 수 있다.

이와 같이 리드경로 및 라이트경로를 계층화하는 것에 의해, 본 실시예의 제어회로(82)는 새로이 전부 2x개의 신호선 SSR1∼SSRx 및 SSW1∼SSWx의 제어가 필요하게 되지만, 다음과 같은 이점이 있다.

즉, 도 2에 도시한 데이타 전송회로(30)의 구성에서는 1개의 리드경로 또는 라이트경로에 접속되는 데이타선의 수는 q개이지만, 도 5에 도시한 본 실시예의 데이타 전송회로(32)는 1개의 리드경로 또는 라이트경로에 접속되는 데이타선의 수를 q개 보다 적게 하는 것도 가능하다. 이 데이타선의 수가 지나치게 많으면 신호선 SS1∼SSq의 수도 증가해서 리드경로, 라이트경로 상에 나타나는 용량이 증가하여 동작속도가 지연되지만, 그와 같은 경우에 데이타 전송회로(32)는 계층화에 따라서 필요로 된 신호선 SSR1∼SSRx 및 SSW1∼SSWx를 제어회로(82)에 의해 제어하고, 접속이 불필요한 소블럭에 대응하는 스위치 SR1∼SRx 또는 스위치 SW1∼SWx를 개방하는 것에 의해, 1개의 리드경로, 라이트경로 상에 나타나는 부하용량을 증가시키지 않고 보다 많은 데이타선을 1개의 리드경로, 라이트경로에 접속할 수 있으므로, 리드, 라이트 동작의 고속화가 가능하다.

계층화된 구성의 데이타 전송회로(32)가 도 2의 데이타 전송회로(30)에 비해서 부하용량이 가볍게 되는 것을 간단히 설명한다. 여기에서는 각 스위치 S₁1∼S_xy, S₁1∼S_pq를 각각 MOS트랜지스터 2개로 구성하고, 각 스위치 SR1∼SRx, SW1∼SWx를 각각 MOS 트랜지스터 1개로 구성한 경우를 예로 들어 설명한다.

리드경로 R1에 데이타선 DL1을 접속하는 경우의 대략의 부하용량을 각각의 데이타 전송회로(30), (32)에 대해 추정한다.

MOS 트랜지스터의 소오스/드레인 용량을 Cd로 하면, 리드경로R1에서 본 부하용량은 도 2의 데이타 전송회로(30)의 경우, 스위치 S₁1이 오프인 상태에서는 Cd×q이다. 또한, Cd에는 게이트와의 기생용량도 포함하는 것으로 한다. 스위치 S₁1이 온상태로 되면 또 Cd가 부가되므로, 합계의 용량 C_FIG2는 Cd×(q+1)로 된다. 이것에 대해 도 5의 데이타 전송회로(32)의 경우, 리드경로 R1에서 본 부하용량은 스위치 SR1∼SRx가 오프상태에서는 Cd×x이다. 스위치 SR1이 온 상태로 되면 또 Cd×(y+1)이 부가되고 스위치 S₁1이 온상태로 되어 또 Cd가 부가되므로, 합계의 용량C_FIG5는 Cd×(x+y+2)로 된다.

여기에서, 용량 C_FIG2와 용량 C_FIG5의 비를 취하고, C_FIG2/C_FIG5=K가 1보다 작게 되는 조건, 즉 용량 C_FIG5가 용량 C_FIG2보다 크게 되는 경우를 고려하면, x, y는 모두 정의 정수이므로 다음 식이 얻어진다.

[수학식 1]

따라서, 식 1에서 (x,y)=(2,3) 또는 (3,2)일 때에만 용량 C_FIG5가 용량 C_FIG2보다 크게 된다. 바꿔말하면, x, y가 각각 3이상으로 되면, 데이타 전송회로(32)의 부하용량 C_FIG5쪽이 작아진다. 또, x, y가 커지면 커질 수록 K의 값은 커지므로, 데이타 전송회로(32)의 부하용량은 데이타 전송회로(30)에 비해 작아진다는 것을 알 수 있다.

또, 본 실시예의 데이타 전송회로(32)에서는 도 2의 데이타 전송회로(30)에 있어서 q개의 데이타선을 1블럭으로 하는 구성을 x개로 이루어진 y개의 소블럭으로 나눈 구성으로 하므로, 데이타 전송회로(30)에서는 제어회로(80)으로부터의 스위치를 제어하는 신호선의 수가 x×y(=q)개인 것에 대해, 데이타 전송회로(32)에서는 제어회로(82)로부터의 신호선은 y+2x개이다. 이 때문에, 본 실시예의 데이타 전송회로(32)의 구성을 사용하는 것에 의해, 데이타선의 수가 증가한 경우에 신호선의 수의 증가를 억제할 수 있으므로, 칩 면적의 축소에 도움이 될 뿐만 아니라 1개의 라이트경로, 리드경로에 접속할 수 있는 데이타선 수의 선택의 폭이 넓어지므로 설계의 자유도가 향상된다. 또한, 각 스위치 S₁1∼S_xy, S₁1∼S_pq를 각각 MOS트랜지스터 2개로 구성한 경우에는 각 게이트에 신호선이 입력될 필요가 있으므로, 상술한 제어회로(80), (82)로부터의 각 신호선 SS1∼SSy, SS1∼SSq의 수는 2배의 수로 된다.

상기 실시예1과 마찬가지로 본 실시예의 반도체장치도 통상의 메모리로서 사용하는 것도 가능하고, 통상은 화상처리 전용으로서 사용하고 필요할 때에는 통상의 메모리로서 시스템의 주기억으로 사용한다는 등의 시분할로 용도를 변경하는 사용법도 가능하다. 또, 메모리셀 어레이의 영역을 통상의 메모리로서 사용하는 부분과 연산회로에서 전용으로 사용하는 부분으로 나누어 사용할 수도 있다는 등 실시예1과 마찬가지의 효과를 갖는 것은 물론이다.

또, 도 5에 도시한 데이타 전송회로(32)에서 사용하는 각 스위치 S₁1∼S_xy의 MOS 트랜지스터에 의한 구체적인 구성은 실시예1과 마찬가지로 도 6∼도 8에 도시한 것 중의 어느 하나의 구성을 필요에 따라 사용하면 좋다.

이상, 본 발명의 적합한 실시예에 대해 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 본 발명의 정신을 이탈하지 않는 범위 내에 있어서 각종 설계변경을 할 수 있는 것은 물론이다.

상술한 실시예에서 명확한 바와 같이 본 발명의 반도체장치에 따르면, 메모리셀 어레이와 연산회로 사이에 마련한 데이타 전송회로에 메모리셀로 부터의 데이타의 리드, 메모리셀로의 라이트의 경로를 각각 독립적으로 마련하고, 리드/라이트 동작을 동시에 실행할 수 있도록 구성한 것에 의해 데이타 처리에 소요되는 시간 m×(tr+tc+tw)를 (m×tr+tc+tw) 또는 (tr+m×tc+tw) 또는 (tr+tc+m×tw) 등으로 단축할 수 있고, 대폭적인 고속화가 가능하게 됨과 동시에 일단 구동시킨 워드선 상에 있는 메모리셀 내의 데이타처리를 순차 실행하는 것에 의해 워드선의 구동 회수를 감소시켜 소비전력의 저감을 도모할 수 있다.

Claims

여러개의 데이타선과 여러개의 워드선의 교차부에 배치된 여러개의 메모리셀을 갖는 메모리셀 어레이;

상기 메모리셀 어레이 내의 다른 여러개의 메모리셀에 기억되어 있는 정보를 워드선과 교차하는 다른 여러개의 데이타선에 리드하기 위해 워드선중의 적어도 1개를 선택하는 디코더;

적어도 1개의 연산회로;

상기 연산회로와 메모리셀 어레이 사이의 데이타 전송을 실행하는 데이타 전송회로 및;

적어도 데이타 전송회로, 디코더 및 연산회로를 제어하는 제어회로를 1칩에 집적한 반도체장치에 있어서,

상기 데이타 전송회로가 상기 디코더에 의해 선택된 워드선과 교차하는 여러개의 데이타선 중의 일부의 데이타선으로의 라이트와 다른 일부의 데이타선으로 부터의 리드를 적어도 일부 동일 시간 내에 실행할 수 있도록 리드경로와 라이트경로를 각각 독립적으로 갖는 것을 특징으로 하는 반도체장치.
제1항에 있어서,

상기 데이타 전송회로는 여러개의 데이타선 중의 소요 개수의 데이타선을 선택해서 상기 데이타선 상에 리드된 각 데이타를 연산회로에 리드하는 기능과 상기리드기능과는 독립적으로 상기 여러개의 데이타선 중의 소요 개수의 데이타선을 선택해서 상기 데이타선을 거쳐서 연산회로에서 메모리셀에 라이트하는 기능을 구비해서 이루어지는 것을 특징으로 하는 반도체장치.
제2항에 있어서,

상기 데이타선 상에 리드된 각 데이타를 연산회로로 리드하는 기능은 리드경로와 각 데이타선 사이에 각각 마련한 상기 제어회로로 부터의 신호에 의해 제어되는 스위치로 이루어지고,

상기 데이타선을 거쳐서 연산회로에서 메모리셀에 라이트하는 기능은 라이트경로와 각 데이타선 사이에 각각 마련한 상기 제어회로로 부터의 신호에 의해 제어되는 스위치로 이루어지는 것을 특징으로 하는 반도체장치.
제1항∼제3항 중의 어느 한 항에 있어서,

상기 데이타 전송회로는

여러개의 데이타선을 소요 개수씩 분할해서 구성한 여러개의 블럭,

각 블럭에 대해 마련된 1개 또는 1쌍의 리드경로 및 1개 또는 1쌍의 라이트경로 및

각 블럭 내의 각각의 데이타선과 각 블럭의 리드경로 및 라이트경로 사이에 각각 마련한 리드경로로의 접속, 라이트경로로의 접속, 오픈 중의 어느 하나의 접속상태로 상기 제어회로에 의해 제어되는 스위치로 이루어지는 것을 특징으로 하는반도체장치.
제4항에 있어서,

상기 데이타 전송회로는

상기 각 블럭이 각각 더욱 적은 개수씩의 데이타선으로 분할한 소블럭으로 분할됨과 동시에,

각 소블럭 내의 각각의 데이타선과 각 소블럭의 리드경로측 및 라이트 경로측에 각각 마련한 리드경로 접속선으로의 접속, 라이트경로 접속선으로의 접속 및 오픈 중의 어느 하나의 접속상태로 상기 제어회로에 의해 제어되는 스위치,

각 소블럭의 상기 각 리드경로 접속선과 리드경로 사이에 각각 마련한 상기 제어회로에 의해 온/오프하는 스위치 및

각 소블럭의 상기 각 라이트경로 접속선과 라이트경로 사이에 각각 마련한 상기 제어회로에 의해 온/오프하는 스위치로 이루어지는 것을 특징으로 하는 반도체장치.
제5항에 있어서,

상기 메모리셀 어레이에 기억된 데이타를 외부에서 직접 액세스하는 기능을 구비해서 이루어지는 것을 특징으로 하는 반도체장치.
워드선;

상기 워드선과 교차하는 제1 및 제2 데이타선;

상기 워드선과 제1 및 제2 데이타선의 교점에 각각 마련된 제1 및 제2 메모리셀;

연산회로;

상기 연산회로의 입력단자에 접속된 리드경로;

상기 연산회로의 출력단자에 접속된 라이트경로;

상기 제1 데이타선과 상기 리드경로 또는 라이트경로의 접속을 실행하는 제1 스위치수단 및;

상기 제2 데이타선과 상기 리드경로 또는 라이트경로의 접속을 실행하는 제2 스위치수단을 구비하고,

상기 워드선이 활성화되고 있는 동안에 상기 제1 스위치수단은 상기 제1 데이타선과 상기 리드경로의 접속을 실행하고, 상기 제2 스위치수단은 상기 제2 데이타선과 상기 라이트경로의 접속을 실행하는 것을 특징으로 하는 반도체장치.