KR100373367B1 - Square logic circuit using adder - Google Patents

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Abstract

PURPOSE: A square logic circuit using an adder is provided to reduce a layout area and increase a processing speed using an adder only without a multiplier. CONSTITUTION: A buffering unit executes a buffering of an input data(A0) value and outputs the buffering value as output data(S0). A logic unit outputs logic value '0' as output data(S1). An AND gate receives the input data(A0) and input data(A1) and ANDs the input data and outputs as output data(S2). The first half adder outputs the sum of the AND value of the input data(A0) and the input data(A1) and an AND value of the input data(A0) and input data(A2) as output data(S3). The first full adder outputs the sum of an AND value of the input data(A1) and the input data(A2), an AND value of the input data(A0) and input data(A3), and a carry being output in the first half adder as output data(S4). The second full adder outputs the sum of an AND value of the input data(A1) and the input data(A2), an AND value of the input data(A1) and the input data(A3), and a carry being output in the first full adder as output data(S5). The second half adder outputs the sum of the AND value of the input data(A2) and the input data(A3) and a carry being output in the second full adder. The third half adder outputs the sum of the AND value of the input data(A2) and the input data(A3) and a carry being output in the second half adder.

Description

가산기를 이용한 스퀘어 로직회로Square Logic Circuit Using Adder

본 발명은 스퀘어(square)의 수식을 하드웨어로 구현한 스퀘어 로직회로에 관한 것으로서, 종래보다 현저하게 레이아웃 면적을 줄일 수 있으며, 처리속도를 크게 향상시킬 수 있도록 하기 위한 가산기를 이용한 스퀘어 로직회로에 관한 것이다.The present invention relates to a square logic circuit that implements a square formula in hardware, and to a square logic circuit using an adder for significantly reducing the layout area and significantly improving the processing speed than in the related art. will be.

종래에는 스퀘어 수식을 하드웨어로 구현함에 있어서 여러개의 곱셈기 (multiplier)와 전가산기(full adder)가 사용되었다.In the prior art, a multiplier and a full adder have been used to implement a square equation in hardware.

제1도는 종래의 곱셈기와 전가산기를 이용한 스퀘어 로직회로도를 도시한 것이다. 종래의 스퀘어 로직회로는 n 비트의 입력 데이터를 스퀘어 로직하기 위하여 n개의 곱셈기와 하나의 전가산기가 사용된다.Figure 1 shows a square logic circuit diagram using a conventional multiplier and full adder. Conventional square logic circuits use n multipliers and one full adder to square logic n bits of input data.

제1도에 도시된 바와같이, 4비트 입력 데이터(A0-A3)을 스퀘어하기 위하여 종래에는 4비트의 입력 데이터(A0-A3)와 입력 데이터중 최하위비트인 A0를 곱셈하여 주기 위한 제1곱셈기(MUX0)와, 입력 데이터(A0-A3)와 입력데이타중 A1를 곱셈하여 주기 위한 제2곱셈기(MUX1)와, 입력데이타(A0-A3)와 입력 데이터 중 A2를 곱셈하여 주기 위한 제3곱셈기(MX2)와, 입력 데이터(A0-A3)의 입력 데이터중 최상위비트인 A3를 곱셈하여 주기 위한 제4곱셈기(MUX3)의 4개의 곱셈기로 구성된다.As shown in FIG. 1, a first multiplier for multiplying 4-bit input data A0-A3 and A0, which is the least significant bit of the input data, to square the 4-bit input data A0-A3. (MUX0), a second multiplier (MUX1) for multiplying the input data A0-A3 and A1 of the input data, and a third multiplier for multiplying A2 of the input data (A0-A3) and the input data. And a multiplier of the fourth multiplier MUX3 for multiplying (MX2) and A3, which is the most significant bit of the input data of the input data A0-A3.

또한, 각 곱셈기(MUX0-MUX3)의 출력을 가산하여 입력 데이터의 스퀘어 값을 출력하기 위한 전가산기(F4)를 구비한다.In addition, a full adder F4 for adding the outputs of the multipliers MUX0-MUX3 to output the square value of the input data is provided.

상기와 같은 구성을 갖는 종래의 스퀘어 로직회로의 동작을 제2도를 참조하여 설명한다.The operation of the conventional square logic circuit having the above configuration will be described with reference to FIG.

예를들어, 입력 데이터가 5 즉, A3-A0=0101이라 가정한다.For example, suppose the input data is 5, that is, A3-A0 = 0101.

종래의 스퀘어 로직회로에 4비트의 입력 데이터(A3,A2,A1,A0) 0101이 인가되면, 제1곱셈기(MUX0)는 입력데이타(A3-A0) 0101과 최하위비트(LSB)인 A0(1)를 곱하여 출력단을 통해 0101을 출력한다. 제2곱셈기(MUX1)는 입력데이타(A3-A0) 0101과 그 다음 비트(LSB+1)인 A1(0)를 곱하여 출력단을 통해 0000을 출력한다.When the 4-bit input data (A3, A2, A1, A0) 0101 is applied to the conventional square logic circuit, the first multiplier MUX0 is input data A3-A0 0101 and the least significant bit (LSB) A0 (1). Multiply by) to output 0101 through the output. The second multiplier MUX1 multiplies the input data A3-A0 0101 by the next bit LSB + 1 A1 (0) and outputs 0000 through the output terminal.

그리고, 제3곱셈기(MUX2)는 입력데이타(A3-A0) 0101과 그 다음 비트(LSB+2)인 A2(1)를 곱하여 출력단을 통해 0101을 출력한다. 제4곱셈기(MUX3)는 입력데이타(A3-A0) 0101 과 그 다음 비트(LSB+3)인 A3(0)를 곱하여 출력단을 통해0000을 출력한다.The third multiplier MUX2 multiplies the input data A3-A0 0101 by A2 (1), which is the next bit LSB + 2, and outputs 0101 through the output terminal. The fourth multiplier MUX3 multiplies the input data A3-A0 0101 by the next bit LSB + 3 A3 (0) and outputs 0000 through the output terminal.

상기의 곱셈기(MUX0-MUX3)의 출력 0101, 0000, 0101 및 0000은 전가산기(F4)에 인가되어 가산되어진다. 전가산기(FA)는 상기 멀티플렉서(MUX0-MUX3)의 출력을 가산하여 00110001. 즉 52인 25를 출력한다.The outputs 0101, 0000, 0101 and 0000 of the multipliers MUX0-MUX3 are applied to the full adder F4 and added. The full adder FA adds the outputs of the multiplexers MUX0-MUX3 and outputs 25, which is 00110001. That is, 5 2 .

그러나, 종래는 스퀘어 로직회로는 입력 데이터의 스퀘어 로직을 수행하기 위해서는 입력 데이터의 비트수에 해당하는 만큼의 곱셈기를 필요로 할 뿐만 아니라 가산기로서 전가산기를 필요로 하는데, 이은 칩의 면적을 크게 증가시킬 뿐만 아니라 스퀘어 조직회로의 출력값이 임계(critical)가 되어 칩의 속도에 영향을 미치게 되는 문제점이 있다.However, the conventional square logic circuit requires not only a multiplier corresponding to the number of bits of the input data to perform the square logic of the input data, but also a full adder as an adder, which greatly increases the area of the chip. In addition to this, there is a problem that the output value of the square organization circuit becomes a critical and affects the speed of the chip.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 곱셈기를 사용하지 않고 가산기만을 이용하여 종래보다 현저하게 레이아웃 면적을 줄이고 처리속도를 향상시킬 수 있는 가산기를 이용한 스퀘어 로직회로를 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, to provide a square logic circuit using an adder that can significantly reduce the layout area and improve the processing speed by using only an adder without using a multiplier. The purpose is.

상기 목적을 달성하기 위하여 본 발명은 입력 데이터(A0-A3)에 대한 스퀘어값을 계산하여 출력데이터(S0-S7)를 출력하는 스퀘어 로직회로에 있어서, 상기 입력데이터(A0)의 값을 버퍼링하여 상기 출력데이터(S0)로 출력하기 위한 버퍼링 수단; 항상 논리값'0'를 상기 출력데이터(S1)로 출력하기 위한 논리수단; 반전된 상기 입력데이터(A0) 및 상기 입력데이터(A1)를 입력받아 앤드게이터링하여 상기 출력데이터(S2)로 출력하기 위한 앤드게이터링 수단; 상기 입력데이터(A0) 및 상기입력데이터(A1)를 앤드게이터링 한 값과, 상기 입력데이터(A0) 및 상기 입력데이터(A2)를 앤드게이터링 한 값의 합을 상기 출력데이터(S3)로 출력하기 위한 제1 반가산기; 반전된 상기 입력데이터(A1) 및 상기 입력데이터(A2)를 앤드게이터링 한 값과, 상기 입력데이터(A0) 및 상기 입력데이터(A3)의 값을 앤드게이터링 한 값과, 상기 제 1 반가산기에서 출력되는 캐리의 합을 상기 출력데이터(S4)로 출력하기 위한 제1 전가산기; 상기 입력데이터(A1) 및 상기 입력데이터(A2)를 앤드게이터링 한 값과, 상기 입력데이터(A1) 및 상기 입력데이터(A3)의 값을 앤드게이터링 한 값과, 상기 제1 전가산기에서 출력되는 캐리의 합을 상기 출력데이터(S5)로 출력하기 위한 제2 전가산기; 반전된 상기 입력데이터(A2) 및 상기 입력데이터(A3)를 앤드게이터링 한값과, 상기 제2 전가산기에서 출력되는 캐리의 합을 출력하기 위한 제2 반가산기; 및 상기 입력데이터(A2) 및 상기 입력데이터(A3)를 앤드게이터링 한 값과, 상기 제 2 반가산기에서 출력되는 캐리의 합을 출력하기 위한 제3 반가산기를 구비하는 가산기를 이용한 스퀘어 로직회로가 제공된다.In order to achieve the above object, the present invention is a square logic circuit for outputting the output data (S0-S7) by calculating a square value for the input data (A0-A3), by buffering the value of the input data (A0) Buffering means for outputting the output data SO; Logic means for always outputting a logic value '0' to the output data S1; And gating means for receiving and inputting the inverted input data (A0) and the input data (A1) to the output data (S2); The sum of the value obtained by endgating the input data A0 and the input data A1, and the value obtained by endgating the input data A0 and the input data A2 as the output data S3. A first half adder for outputting; An AND gated value of the inverted input data A1 and the input data A2, an AND gated value of the input data A0 and the input data A3, and the first half adder A first full adder for outputting the sum of the carry outputs from the output data (S4); A value obtained by end gating the input data A1 and the input data A2, a value obtained by end gating the values of the input data A1 and the input data A3, and the first full adder. A second full adder for outputting the sum of the output carry as the output data (S5); A second half adder for outputting the sum of the inverted value of the input data A2 and the input data A3 and the carry output from the second full adder; And an adder having an end gating value of the input data A2 and the input data A3, and a third half adder for outputting a sum of a carry output from the second half adder. do.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.DETAILED DESCRIPTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명의 실시예에 따른 스퀘어 로직회로도를 도시한 것이다.3 illustrates a square logic circuit diagram according to an embodiment of the present invention.

제3도를 참조하면, 본 발명의 실시예에 따른 가산기를 이용한 스퀘어 로직회로는 입력 데이터에 대한 스퀘어 로직을 수행하기 위한 다수 개의 논리 게이트와 2개의 전가산기 및 3개의 반가산기를 구비한다.Referring to FIG. 3, a square logic circuit using an adder according to an exemplary embodiment of the present invention includes a plurality of logic gates, two full adders, and three half adders for performing square logic on input data.

4비트의 입력 데이터(A0-A3)에 대한 스퀘어 로직을 수행한다고 가정한다.Assume that square logic is performed on 4 bits of input data A0-A3.

본 발명의 스퀘어 로직회로는 입력 데이터(A0-A3)중 최하위비트 A0를 버퍼링하여 출력 데이터 (S0-S7)중 최하위 비트 S0를 출력하는 앤드 게이트(G1)와, 입력 데이터 A1과 반전된 A0를 논리 곱하여 출력 데이터 S2를 출력하는 앤드 게이트(G2)와, 입력 데이터 A1과 A0를 입력으로하는 앤드 게이트(G3)와, 입력 데이터 A2 과 A0를 입력으로 하는 앤드 게이트(G4)와, 입력 데이터 A2과 반전된 A1을 입력으로 하는 앤드 게이트(G5)와, 입력 데이터 A3 과 A0를 입력으로 하는 앤드 게이트(G6)와, 입력 데이터 A1 과 A2를 입력으로하는 앤드 게이트(G7)와, 입력 데이터 A3 과 A1를 입력으로 하는 앤드 게이트(G8)와, 입력 데이터 A3와 반전된 A2를 입력으로 하는 앤드 게이트(G9)와, 입력 데이터 A3 과 A2를 입력으로 하는 앤드 게이트(G10)를 구비한다.The square logic circuit of the present invention buffers the least significant bit A0 of the input data A0-A3 to output the AND gate G1 that outputs the least significant bit S0 of the output data S0-S7, and A0 inverted from the input data A1. AND gate G2 for logical multiplication to output output data S2, AND gate G3 for input data A1 and A0, AND gate G4 for input data A2 and A0, and input data A2 An AND gate G5 for inputting A1 reversed, an AND gate G6 for inputting input data A3 and A0, an AND gate G7 for inputting input data A1 and A2, and input data A3 And an AND gate G8 for inputting A1, an AND gate G9 for inputting A2 inverted from the input data A3, and an AND gate G10 for inputting the input data A3 and A2.

또한, 상기 앤드 게이트(G3, G4)의 출력을 가산하여 그 합(SUM)을 S3으로 출력하는 제1반가산기(HA1)와, 상기 앤드 게이트(G5, G6)의 출력과 상기 제1반가산기 (HA1)의 캐리 출력(C)을 가산하여 그 합(SUM)을 S4으로 출력하는 제1전가산기(FA1)와, 상기 앤드 게이트(G7, G8)의 출력과 상기 제1전가산기(FA1)의 캐리 출력(C)을 가산하여 그 합(SUM)을 S5으로 출력하는 제2전가산기(FA2)와, 상기 앤드 게이트 (G9)의 출력과 상기 제2전가산기(FA2)의 캐리 출력(C)을 가산하여 그 합(SUM)을 S6으로 출력하는 제2반가산기(HA2)와, 상기 앤드 게이트(G10)의 출력과 상기 제2반가산기(HA2)의 캐리 출력(C)을 가산하여 그 합(SUM)을 S7으로 출력하는 제3반가산기 (HA3)를 더 구비한다.The first half adder HA1 adds the outputs of the AND gates G3 and G4 and outputs the sum SUM to S3, the outputs of the AND gates G5 and G6, and the first half adder HA1. ) Is a first full adder FA1 that adds a carry output C of Sq and outputs a sum SUM to S4, an output of the AND gates G7 and G8, and a carry of the first full adder FA1. The second full adder FA2 for adding the output C and outputting the sum SUM to S5, the output of the AND gate G9 and the carry output C of the second full adder FA2 The second half adder HA2 for adding and outputting the sum SUM to S6, the output of the AND gate G10 and the carry output C of the second half adder HA2, and adding up the sum SUM. It further comprises a third half adder (HA3) for outputting to S7.

상기한 바와같은 구성을 갖는 본 발명의 스퀘어 로직회로의 동작을 설명한다.The operation of the square logic circuit of the present invention having the configuration as described above will be described.

입력 데이터(A0-A3)가 입력되면, 논리 게이트(G1-G10)와 전가산기(FA1, FA2) 및 반가산기(HA1-HA3)를 통해 스퀘어로직이 수행되어 출력 데이터(S0-S7)를 출력한다.When input data A0-A3 is input, square logic is performed through logic gates G1-G10, full adders FA1 and FA2, and half adders HA1-HA3 to output output data S0-S7. .

이때, S0의 경우에는, 입력데이타의 최하위비트(LSB)가 앤드 게이트(G1)를 통해 버퍼링되어 입력 데이터가 항상 그대로 S0로 출력된다.At this time, in the case of S0, the least significant bit LSB of the input data is buffered through the AND gate G1, and the input data is always output as it is to S0.

S1는 접지에 연결되어 항상 "0"으로 출력된다.S1 is connected to ground and always outputs "0".

S2의 경우에는, 입력 데이타의 반전된 최하위비트(LSB)와 LSB+1를 논리 곱하는 앤드 게이트(G2)의 출력이 S2로 출력된다.In the case of S2, the output of the AND gate G2 which logically multiplies the inverted least significant bit LSB of the input data and LSB + 1 is output to S2.

S3의 경우에는, 입력 데이터의 LSB와 LSB+1가 앤드 게이트(G3)를 통해 논리곱된 값과, 입력 데이터 LSB와 LSB+2가 논리 게이트(G4)를 통해 논리곱된 값을 가산하는 제1반가산기(HA1)의 합(SUM)이 S3으로 출력된다.In the case of S3, the LSB and LSB + 1 of the input data are added to be ORed through the AND gate G3, and the input data LSB and LSB + 2 are added to be ORed to the logical gate G4. The sum SUM of one half adder HA1 is outputted as S3.

S4의 경우에는, 입력 데이터의 반전된 LSB+1 와 LSB+2을 논리곱한값과, 입력 데이터 LSB과 LSB+3를 논리곱한 값과, 전단의 제1반가산기(HA1)의 캐리(carry, C)를 가산하는 제1전가산기(FA1)의 합(SUM)이 S4로 출력된다.In the case of S4, the logical product of the inverted LSB + 1 and LSB + 2 of the input data, the logical product of the input data LSB and LSB + 3, and the carry C of the first half adder HA1 in the previous stage. The sum SUM of the first full adders FA1 to which? Is added is output as S4.

S5는 입력 데이터의 LSB+1과 LSB+2을 논리곱한 값과, LSB+1 과 LSB+3를 논리곱의 값과, 전단의 제1가산기(FA1)의 캐리(C)를 가산하는 제2전가산기(FA2)의 합(SUM)이 S5로 출력된다.S5 is a logical AND of LSB + 1 and LSB + 2 of the input data, a logical AND of LSB + 1 and LSB + 3, and a second C which adds a carry C of the first adder FA1 of the front end. The sum SUM of the full adders FA2 is output as S5.

S6의 경우에는, 입력 데이타의 반전된 LSB+2 과 LSB+3 을 논리곱한값과, 전단의 제2전가산기(FA2)의 캐리(C)를 가산하는 제2반가산기(HA2)의 합(SUM)이 S6으로 출력한다.In the case of S6, the sum SUM of the inverse LSB + 2 and LSB + 3 of the input data and the second half adder HA2 that adds the carry C of the second full adder FA2 in the previous stage (SUM). ) Prints it to S6.

S7의 경우에는, 입력 데이타의 LSB+2과 LSB+3을 논리곱한 값과, 전단의 제2반가산기(HA2)의 캐리(C)를 가산하는 제3반가산기(HA3)의 합(SUM)이 S7으로 출력된다.In the case of S7, the sum SUM of the LSB + 2 and LSB + 3 of the input data and the third half adder HA3 that adds the carry C of the second half adder HA2 at the front end is S7. Is output.

예를 들어, 입력 데이타 A3-A0이 5 즉, 0101이라 가정하면, S0 는 A(0)이 앤드 게이트(G1)를 통해 그대로 출력되므로 S0(0)이 되고, S1는 항상 접지되어 있으므로 S1(0)이 된다.For example, assuming that input data A3-A0 is 5, that is, 0101, S0 becomes S0 (0) since A (0) is output as is through the AND gate G1, and S1 is always grounded. 0).

S2는 A0(1)가 반전된 A0(0)와 A1(0)를 논리곱하는 앤드 게이트(G2)의 출력이 "0"이므로 S2(0)이 된다.S2 becomes S2 (0) because the output of AND gate G2 that ANDs A0 (0) with A0 (1) inverted is " 0 ".

A0(1)와 A1(0)를 논리곱하는 앤드 게이트(G3)의 출력 "0" 와, A0(1)와 A2(1)를 논리곱하는 앤드 게이트(G4)의 출력 "1"을 가산하는 제1반가산기(HA1)의 출력(SUM)이"1"이고 캐리(C)는 "0"이 된다. 이로써, 제1반가산기(HA1)의 출력이 S3이 되므로 S3(1)이 된다.The sum of the output "0" of AND gate G3 which ANDs A0 (1) and A1 (0), and the output "1" of AND gate G4 which ANDs A0 (1) and A2 (1). The output SUM of one half adder HA1 is " 1 " and the carry C is " 0 ". As a result, the output of the first half adder HA1 becomes S3, which results in S3 (1).

A1(0)의 반전된 값 A1(1)과 A2(1)를 논리곱하는 앤드 게이트(G5)의 출력"1"과, A0(1)와 A3(0)를 논리곱하는 앤드 게이트(G6)의 출력 "0"와, 제1반가산기(HA1)의 캐리(C) "0"을 가산하는 제1전가산기(FA1)의 합(SUM)이 "1"이고, 캐리(C) "0"이므로, S4(1)이 된다.Output " 1 " of AND gate G5, which ANDs the inverted value A1 (1) and A2 (1) of A1 (0), and AND gate G6 which ANDs A0 (1) and A3 (0). Since the sum SUM of the output "0" and the first full adder FA1 that adds the carry C "0" of the first half adder HA1 is "1", the carry C "0", It becomes S4 (1).

A1(0)과 A2(1)를 논리곱하는 앤드 게이트(G7)의 출력"0"과, A1(0)와 A3(0)를 논리곱하는 앤드 게이트(G8)의 출력 "0"와, 제1전가산기(FA1)의 캐리(C) "0"을 가산하는 제2전가산기(FA2)의 합(SUM)이 "0"이고, 캐리(C)도 "0"이므로, S5(0)이 된다.The output "0" of the AND gate G7 that ANDs A1 (0) and A2 (1), the output "0" of the AND gate G8 which ANDs A1 (0) and A3 (0), and the first Since the sum SUM of the second full adder FA2 adding the carry C "0" of the full adder FA1 is "0" and the carry C is also "0", the result is S5 (0). .

A2(1)의 반전된 값 A2(0)과 A3(0)를 논리곱하는 앤드 게이트(G9)의 출력"0"과, 제2 전가산기(FA2)의 캐리(C) "0"을 가산하는 제2반가산기(HA2)의 합(SUM)이 "0"이고, 캐리(C)도 "0"이므로, S6(0)이 된다.To add the output "0" of the AND gate G9 which ANDs the inverted values A2 (0) and A3 (0) of A2 (1), and the carry C "0" of the second full adder FA2. Since the sum SUM of the second half-adders HA2 is "0" and the carry C is also "0", it becomes S6 (0).

A2(0) 과 A3(0)를 논리곱하는 앤드 게이트(G10)의 출력 "0"과, 제2반전가산기(HA2)의 캐리(C)"0"을 가산하기 제3반가산기(HA1)의 합(SUM)이 "0"이므로, S7(0)이 된다.The sum of the output " 0 " of the AND gate G10 that ANDs A2 (0) and A3 (0) and the third semi-adder HA1 to add the carry C " 0 " of the second inverting adder HA2. Since (SUM) is "0", the result is S7 (0).

이로써 입력 데이타 A3-A0=0101(5)에 대한 스퀘어 로직을 수행하면 출력 데이타 S7-S0=00011001(52)이 얻어진다.Thus, performing square logic on input data A3-A0 = 0101 (5) yields output data S7-S0 = 00011001 (5 2 ).

제4도는 본 발명의 스퀘어 로직회로의 시뮬레이션 결과를 나타낸 도면으로서, 상기에서 설명한 바와같은 결과를 얻을 수 있음을 알 수 있다.4 is a diagram showing a simulation result of the square logic circuit of the present invention, it can be seen that the results as described above can be obtained.

상기한 바와같은 본 발명에 따르면, 곱셈기를 사용하지 않고 가산기와 논리 게이트만을 이용하여 스퀘어 로직 회로를 구현함으로써, 레이아웃 측면에서 상당한 이득을 볼 수 있을 뿐만 아니라 스퀘어 로직에 대한 출력 데이타를 병렬로 동시에 출력함으로써 크리티컬 패스(critical path)가 될 수 있는 스퀘어식을 빠르게 얻을 수 있는 이점이 있다.According to the present invention as described above, by implementing a square logic circuit using only an adder and a logic gate without using a multiplier, it is possible not only to obtain a significant gain in terms of layout, but also to simultaneously output the output data for the square logic in parallel. By doing so, there is an advantage of quickly obtaining a square that can be a critical path.

제 1 도는 종래의 곱셈기와 가산기를 이용한 스퀘어 로직회로도,1 is a square logic circuit diagram using a conventional multiplier and an adder,

제 2 도는 제 1 도의 스퀘어 로직회로를 이용한 스퀘어 로직을 구현하는 방법을 설명하기 위한 도면,2 is a view for explaining a method for implementing square logic using the square logic circuit of FIG.

제 3 도는 본 발명의 실시예에 따른 가산기를 이용한 스퀘어 로직 회로도,3 is a square logic circuit diagram using an adder according to an embodiment of the present invention;

제 4 도는 제 3 도의 스퀘어 로직 회로를 이용하여 수퀘어 로직을 시뮬레이션한 결과를 나타낸 도면.4 is a diagram showing a result of simulating square logic using the square logic circuit of FIG.

Claims (1)

입력 데이터(A0-A3)에 대한 스퀘어값을 계산하여 출력데이터(S0-S7)를 출력하는 스퀘어 로직회로에 있어서,In the square logic circuit for outputting the output data (S0-S7) by calculating the square value for the input data (A0-A3), 상기 입력데이터(A0)의 값을 버퍼링하여 상기 출력데이터(S0)로 출력하기 위한 버퍼링 수단;Buffering means for buffering the value of the input data A0 and outputting the buffered value as the output data S0; 항상 논리값'0'를 상기 출력데이터(S1)로 출력하기 위한 논리수단;Logic means for always outputting a logic value '0' to the output data S1; 반전된 상기 입력데이터(A0) 및 상기 입력데이터(A1)를 입력받아 앤드게이터링하여 상기 출력데이터(S2)로 출력하기 위한 앤드게이터링 수단;And gating means for receiving and inputting the inverted input data (A0) and the input data (A1) to the output data (S2); 상기 입력데이터(A0) 및 상기 입력데이터(A1)를 앤드게이터링 한 값과, 상기 입력데이터(A0) 및 상기 입력데이터(A2)를 앤드게이터링 한 값의 합을 상기 출력데이터(S3)로 출력하기 위한 제1 반가산기;The sum of the value obtained by endgating the input data A0 and the input data A1, and the value obtained by endgating the input data A0 and the input data A2 as the output data S3. A first half adder for outputting; 반전된 상기 입력데이터(A1) 및 상기 입력데이터(A2)를 앤드게이터링 한 값과, 상기 입력데이터(A0) 및 상기 입력데이터(A3)의 값을 앤드게이터링 한 값과, 상기 제1 반가산기에서 출력되는 캐리의 합을 상기 출력데이터(S4)로 출력하기 위한 제 1 전가산기;An AND gated value of the inverted input data A1 and the input data A2, an AND gated value of the input data A0 and the input data A3, and the first half adder A first full adder for outputting the sum of the carry outputs from the output data (S4); 상기 입력데이터(A1) 및 상기 입력데이터(A2)를 앤드게이터링 한 값과, 상기 입력데이터(A1) 및 상기 입력데이터(A3)의 값을 앤드게이터링 한 값과, 상기 제1 전가산기에서 출력되는 캐리의 합을 상기 출력데이터(S5)로 출력하기 위한 제2 전가산기;A value obtained by end gating the input data A1 and the input data A2, a value obtained by end gating the values of the input data A1 and the input data A3, and the first full adder. A second full adder for outputting the sum of the output carry as the output data (S5); 반전된 상기 입력데이터(A2) 및 상기 입력데이터(A3)를 앤드게이터링 한 값과, 상기 제2 전가산기에서 출력되는 캐리의 합을 출력하기 위한 제2 반가산기; 및A second half adder for outputting the sum of the inverted value of the input data A2 and the input data A3 and a carry output from the second full adder; And 상기 입력데이터(A2) 및 상기 입력데이터(A3)를 앤드게이터링 한 값과, 상기 제2 반가산기에서 출력되는 캐리의 합을 출력하기 위한 제3 반가산기를 구비하는 가산기를 이용한 스퀘어 로직회로.And a third half adder for outputting the sum of the input data (A2) and the input data (A3) and the sum of the carry output from the second half adder.
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