JP3486638B2 - Constant multiplier - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、乗数が予め決定
され動作中に乗数が固定されている定数乗算器に関し、
特に予め準備された有限個の乗数について切り替えが可
能な定数乗算器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a constant multiplier whose multiplier is predetermined and which is fixed during operation,
In particular, the present invention relates to a constant multiplier capable of switching a finite number of multipliers prepared in advance.

【０００２】[0002]

【従来の技術】近年、半導体集積回路の集積度が向上
し、乗算器は一つの半導体集積回路中に構成される。動
作中に乗数が固定されるような乗数器を有する半導体集
積回路の代表的なものとしてディジタルフィルタがあ
る。定数乗数器を組み込んだディジタルフィルタは、デ
ィジタル信号処理技術の発展とともに、通信分野や民生
分野ではアナログフィルタにとって代わって多く用いら
れるようになってきた。2. Description of the Related Art In recent years, the degree of integration of semiconductor integrated circuits has improved, and a multiplier is constructed in one semiconductor integrated circuit. There is a digital filter as a typical semiconductor integrated circuit having a multiplier in which a multiplier is fixed during operation. With the development of digital signal processing technology, digital filters incorporating constant multipliers have come to be widely used in place of analog filters in the communication field and consumer field.

【０００３】ディジタルフィルタに用いられる乗算器の
場合、ディジタルフィルタの係数が乗数となり、入力デ
ータが被乗数となる。また、ディジタルフィルタで実現
すべき周波数特性により、係数の値は数種類に限定でき
る。ディジタルフィルタが実際に使用される場面では、
係数はあらかじめ設定されており（ディジタルフィルタ
の動作前にローディングされる）、ディジタルフィルタ
の動作中は固定されている。従って乗算器は、動作中、
乗数Ｙが固定される。また、乗算器の演算精度と演算速
度がディジタルフィルタの高速化、高精度化の鍵を握っ
ている。In the case of a multiplier used for a digital filter, the coefficient of the digital filter becomes a multiplier and the input data becomes a multiplicand. Further, the value of the coefficient can be limited to several types depending on the frequency characteristics to be realized by the digital filter. When the digital filter is actually used,
The coefficients are preset (loaded before the digital filter operates) and are fixed during the digital filter operation. Therefore, the multiplier is
The multiplier Y is fixed. In addition, the calculation accuracy and calculation speed of the multiplier hold the key to speeding up and increasing the accuracy of the digital filter.

【０００４】[0004]

【発明が解決しようとする課題】従来の乗算器には、並
列乗算器が使用される。乗数の値が限定される場面の乗
算器において、回路的に無駄が生じる。図１６は並列乗
算器の例であり、部分積の加算はキャリセーブ方式を使
用する。図１６において、ＨＡは半加算器、ＦＡは全加
算器、ｘは乗数、ｙは被乗数である。図１６に示す並列
乗算器では、乗数が限定され、かつ乗数ｘがｍビット
で、乗数ｙがｎビットで表される場合、ｍ×ｎ個の部分
積を生成しなければ成らず、並列乗算器の面積が大きく
なるという問題がある。また、キャリの伝搬は（ｍ＋ｎ
＋１）個の、加算器を通過しなければならず、高速化に
不利になるという問題点があった。A parallel multiplier is used as the conventional multiplier. In the multiplier where the value of the multiplier is limited, the circuit is wasted. FIG. 16 is an example of a parallel multiplier, and the addition of partial products uses a carry save method. In FIG. 16, HA is a half adder, FA is a full adder, x is a multiplier, and y is a multiplicand. In the parallel multiplier shown in FIG. 16, when the multiplier is limited and the multiplier x is represented by m bits and the multiplier y is represented by n bits, m × n partial products must be generated. There is a problem that the area of the vessel becomes large. In addition, the carry propagation is (m + n
Since it has to pass through +1) adders, there is a problem in that it is disadvantageous for speeding up.

【０００５】この発明は上記の問題点を解消するために
なされたもので、乗数が限定される場合、簡単な論理回
路とその論理回路の出力を出力選択回路で切り替えて、
乗算結果を出力させる構成とする。そして、この発明
は、簡単な論理回路で構成することにより、乗算器を構
成する素子を減少することで小面積化を図り、加算器を
使用せず、出力選択回路回路で論理回路の出力を切り替
えることで乗算結果の出力を高速化することを目的とす
る。The present invention has been made to solve the above problems, and when the multiplier is limited, a simple logic circuit and the output of the logic circuit are switched by an output selection circuit,
The configuration is such that the multiplication result is output. Further, according to the present invention, the area of the logic circuit is reduced by reducing the elements forming the multiplier by using a simple logic circuit, and the output of the logic circuit is output by the output selection circuit without using the adder. The purpose is to speed up the output of the multiplication result by switching.

【０００６】[0006]

【課題を解決するための手段】第１の発明に係る定数乗
算器は、被乗数に定数である乗数を掛けてその積を出力
する定数乗算器であって、前記被乗数に対して異なる論
理演算を施す複数の論理回路を有する部分積生成回路
と、前記乗数に応じた制御信号を出力する出力制御回路
と、前記制御信号に応じて、前記複数の論理回路の出力
を複数の出力端子に割り当てる出力選択回路とを備えて
構成される。A constant multiplier according to a first aspect of the present invention is a constant multiplier that multiplies a multiplicand by a constant multiplier and outputs the product, and performs different logical operations on the multiplicand. A partial product generation circuit having a plurality of logic circuits to perform, an output control circuit that outputs a control signal according to the multiplier, and an output that assigns the outputs of the plurality of logic circuits to a plurality of output terminals according to the control signal. And a selection circuit.

【０００７】第２の発明に係る定数乗算器は、第１の発
明の定数乗算器において、前記論理回路は、入力される
被乗数に応じて演算結果として１ビットの値を出力する
ことを特徴とする。A constant multiplier according to a second aspect of the present invention is the constant multiplier of the first aspect, wherein the logic circuit outputs a 1-bit value as a calculation result in accordance with an input multiplicand. To do.

【０００８】第３の発明に係る定数乗算器は、第１の発
明の定数乗算器において、前記被乗数を構成している複
数のビットのうちの所定のビットによって前記複数の論
理回路の出力を切り替える切り替え手段をさらに備えて
構成される。A constant multiplier according to a third invention is the constant multiplier of the first invention, wherein the outputs of the plurality of logic circuits are switched by a predetermined bit among a plurality of bits forming the multiplicand. The switching means is further provided.

【０００９】[0009]

【発明の実施の形態】DETAILED DESCRIPTION OF THE INVENTION

実施の形態１．以下この発明の実施の形態１による定数
乗算器について説明する。図１はこの発明の実施の形態
１による定数乗算器の構成を示すブロック図である。図
１において、１は被乗数が入力される入力端子、２は入
力端子１に接続され、被乗数に対して所定の論理演算を
行い、その演算結果を出力する部分積生成回路、３₁〜
３_nは部分積生成回路２内に設けられそれぞれ入力され
た被乗数に対して異なる演算を行い、その結果を出力信
号Ｓ₀〜Ｓ_n，ＧＮＤとして出力する論理回路、４は乗算
結果を示すデータＰ₀〜Ｐ_mを出力するための出力端子、
５は部分積生成回路２から出力される出力信号Ｓ₀〜Ｓ_n
を制御信号に応じて出力端子４₁〜４_mに割り当てる出力
選択回路、６は出力選択回路５に対して乗数に応じた制
御信号を出力する出力制御回路である。Embodiment 1. The constant multiplier according to the first embodiment of the present invention will be described below. 1 is a block diagram showing the configuration of a constant multiplier according to Embodiment 1 of the present invention. 1, an input terminal 1 to the multiplicand is input, 2 is connected to the input terminal 1, performs a predetermined logical operation on the multiplicand, the partial product generating circuit which outputs the operation result, 3 ₁ -
3 _n is a logic circuit that is provided in the partial product generation circuit 2 and performs different operations on the respective input multiplicands, and outputs the results as output signals S _{0 to} S _n and GND. An output terminal for outputting P _{0 to} P _m ,
Reference numeral 5 _denotes output signals S _{0 to} S _n output from the partial product generation circuit 2.
Are assigned to the output terminals 4 ₁ to 4 _m according to the control signal, and 6 is an output control circuit for outputting a control signal according to the multiplier to the output selection circuit 5.

【００１０】入力端子からｋビットの被乗数が入力され
ると、各論理回路３₁〜３_n+2はそれぞれ異なる論理演算
を行い、各論理回路３₁〜３_n+2から出力信号ＧＮＤ，Ｓ
₀〜Ｓ_nを出力する。例えば、論理回路３₁では、被乗数
と０との論理積を取る。論理回路３₁から出力される信
号ＧＮＤは常に０である。被乗数の値によっては出力信
号ＧＮＤ，Ｓ₀〜Ｓ_nをそのまま出力端子４₁〜４_mに出力
してもデータＰ₀〜Ｐ_mは積を示さない。被乗数の値によ
って、出力端子４₁〜４_mの何れの端子に出力信号ＧＮ
Ｄ，Ｓ₀〜Ｓ_nの何れの信号を出力させるかを選択する必
要がある。この選択を、出力選択回路５が出力制御回路
６の制御信号に応じて行う。When the k-bit multiplicand is input from the input terminal, the respective logic circuits 3 _{1 to} 3 _{n + 2} perform different logic operations, and the output signals GND and S from the respective logic circuits 3 _{1 to} 3 _{n + 2.}
And it outputs a ₀ ~S _n. For example, the logic circuit 3 ₁ calculates the logical product of the multiplicand and 0. The signal GND output from the logic circuit 3 ₁ is always 0. The output signal GND depending multiplicand value, S ₀ to S _n data P ₀ to P _m be directly output to the output terminal 4 ₁ to 4 _m does not show a product. Depending on the value of the multiplicand, the output signal GN can be output to any _{one of} the output terminals 4 ₁ to 4 _m.
It is necessary to select which signal of D and S _{0 to} S _n is output. This selection is performed by the output selection circuit 5 according to the control signal of the output control circuit 6.

【００１１】論理回路３₁〜３_n+2は加算器に比べて簡単
な論理回路で構成でき、素子数が少なく、定数乗算器の
占有面積を小さくすることができる。また、加算器を用
いずキャリがないことから定数乗算器の動作を高速化で
きる。さらに、論理回路３₁〜３_n+2は被乗数に対してそ
れぞれ１ビットの演算結果を出力するので、論理回路の
構成と制御信号を少し変更するだけで対応することがで
き、汎用性が高い。The logic circuits 3 _{1 to} 3 _{n + 2} can be constituted by simpler logic circuits than the adder, the number of elements is small, and the occupation area of the constant multiplier can be reduced. Further, since the adder is not used and there is no carry, the operation of the constant multiplier can be speeded up. Furthermore, since each of the logic circuits 3 _{1 to} 3 _{n + 2} outputs a 1-bit operation result with respect to the multiplicand, it can be dealt with by slightly changing the configuration of the logic circuit and the control signal, and the versatility is high. .

【００１２】次に実施の形態１の具体例について図２〜
図１２を用いて説明する。実施の形態１による定数乗算
器は、３ビットの被乗数を１倍、１０倍、１００倍にす
る乗算を実行する。図２は実施の形態１による定数乗算
器の構成を示すブロック図である。図２において、３１
は３ビットの乗数が入力される入力端子、３２は入力端
子３１から入力された被乗数に所定の演算を実施するた
めの部分積生成回路、３３₁〜３３₁₂は部分積生成回路
３２内に設けられ被乗数にそれぞれ異なる論理演算を行
って結果を出力信号ＧＮＤ，Ｓ₀〜Ｓ₁₀として出力する
論理回路、３４₁〜３４₁₀は乗算結果を示すデータＰ₀〜
Ｐ₉を出力するための出力端子、３５は部分積生成回路
３２から出力される出力信号Ｓ₀〜Ｓ₁₀を制御信号に応
じて出力端子３４₁〜３４₁₀に割り当てる出力選択回
路、３６は１倍、１０倍または１００倍の乗算の選択の
ため３ビットの制御信号を出力する出力制御回路、３７
₁〜３７₁₀は出力選択回路３５内に設けられそれぞれ出
力端子３４₁〜３４₁₀に接続され３ビットの制御信号に
より制御されて入力される２個または３個の入力のうち
の一つを出力するセレクタである。Next, a specific example of the first embodiment will be described with reference to FIGS.
This will be described with reference to FIG. The constant multiplier according to the first embodiment executes multiplication for multiplying a 3-bit multiplicand by 1, 10, or 100. FIG. 2 is a block diagram showing the configuration of the constant multiplier according to the first embodiment. In FIG. 2, 31
Is an input terminal to which a 3-bit multiplier is input, 32 is a partial product generation circuit for performing a predetermined operation on the multiplicand input from the input terminal 31, and 33 _{1 to} 33 ₁₂ are provided in the partial product generation circuit 32. Logic circuits for performing different logical operations on the respective multiplicands and outputting the results as output signals GND, S _{0 to} S ₁₀ , and 34 _{1 to} 34 ₁₀ are data P ₀ to
An output terminal for outputting P ₉ , 35 is an output selection circuit for allocating the output signals S _{0 to} S ₁₀ output from the partial product generation circuit 32 to the output terminals 34 _{1 to} 34 ₁₀ according to the control signal, and 36 is 1 An output control circuit for outputting a 3-bit control signal for selection of multiplication by 10 times, 10 times or 100 times, 37
_{1 to} 37 ₁₀ are provided in the output selection circuit 35 and are connected to the output terminals 34 _{1 to} 34 ₁₀ , respectively, and output one of two or three inputs which are input by being controlled by a 3-bit control signal. Selector

【００１３】論理回路３３₁の出力ＧＮＤは、セレクタ
３７₁の入力端子Ｉ₁と、セレクタ３７₂の入力端子Ｉ
₂と、セレクタ３７₄の入力端子Ｉ₀と、セレクタ３７₅の
入力端子Ｉ₀と、セレクタ３７₆の入力端子Ｉ₀と、セレ
クタ３７₇の入力端子Ｉ₀と、セレクタ３７₈の入力端子
Ｉ₀と、セレクタ３７₉の入力端子Ｉ₀と、セレクタ３７
₁₀の入力端子Ｉ₀とに与えられる。[0013] The output GND of the logic circuit 33 ₁ includes an input terminal I ₁ of the selector 37 _1, the selector 37 and _second input terminals I
_2, an input terminal I ₀ of the selector 37 _4, the input terminal I ₀ of the selector 37 _5, and the input terminal I ₀ of the selector 37 _6, and the input terminal I ₀ of the selector 37 _7, the input terminal I of the selector 37 _{8 0} , the input terminal I ₀ of the selector 37 ₉ , and the selector 37
₁₀ are applied to input terminals I ₀ .

【００１４】論理回路３３₂の出力Ｓ₀は、セレクタ３７
₁の入力端子Ｉ₀と、セレクタ３７₂の入力端子Ｉ₁と、セ
レクタ３７₃の入力端子Ｉ₂と、セレクタ３７₆の入力端
子Ｉ₂とに与えられる。論理回路３３₃の出力Ｓ₁は、セ
レクタ３７₂の入力端子Ｉ₀と、セレクタ３７₃の入力端
子Ｉ₁と、セレクタ３７₄の入力端子Ｉ₂とに与えられ
る。論理回路３３₄の出力Ｓ₂は、セレクタ３７₃の入力
端子Ｉ₀と、セレクタ３７₅の入力端子Ｉ₂とに与えられ
る。The output S ₀ of the logic circuit 33 ₂ is supplied to the selector 37.
A _first input terminal I _0, and the input terminal I ₁ of the selector 37 _2, an input terminal I ₂ of the selector 37 _3, applied to the input terminal I ₂ of the selector 37 _6. Output S ₁ of the logic circuit 33 ₃ has an input terminal I ₀ of the selector 37 _2, an input terminal I ₁ of the selector 37 _3, applied to the input terminal I ₂ of the selector 37 _4. Output S ₂ of the logic circuit 33 _4, the input terminal I ₀ of the selector 37 _3, applied to the input terminal I ₂ of the selector 37 _5.

【００１５】論理回路３３₅の出力Ｓ₃は、セレクタ３７
₆の入力端子Ｉ₁に与えられる。論理回路３３₆の出力Ｓ₄
は、セレクタ３７₇の入力端子Ｉ₁に与えられる。論理回
路３３₇の出力Ｓ₅は、セレクタ３７₈の入力端子Ｉ₂に与
えられる。論理回路３３₈の出力Ｓ₆は、セレクタ３７₈
の入力端子Ｉ₁に与えられる。論理回路３３₉の出力Ｓ₇
は、セレクタ３７₉の入力端子Ｉ₁に与えられる。論理回
路３３₁₀の出力Ｓ₈は、セレクタ３７₁₀の入力端子Ｉ₁に
与えられる。論理回路３３₁₁の出力Ｓ₉は、セレクタ３
７₄の入力端子Ｉ₁に与えられる。論理回路３３₁₂の出力
Ｓ₁₀は、セレクタ３７₅の入力端子Ｉ₁に与えられる。The output S ₃ of the logic circuit 33 ₅ is supplied to the selector 37.
_{6 is applied to} the input terminal I ₁ . Output S ₄ of logic circuit 33 ₆
Is applied to the input terminal I ₁ of the selector 37 ₇ . The output S ₅ of the logic circuit 33 ₇ is given to the input terminal I ₂ of the selector 37 ₈ . The output S ₆ of the logic circuit 33 ₈ is the selector 37 ₈
Is applied to the input terminal I ₁ . Output S ₇ of logic circuit 33 ₉
Is applied to the input terminal I ₁ of the selector 37 ₉ . The output S ₈ of the logic circuit 33 ₁₀ is given to the input terminal I ₁ of the selector 37 ₁₀ . The output S ₉ of the logic circuit 33 ₁₁ is the selector 3
7 _{4 is applied to} the input terminal I ₁ . The output S ₁₀ of the logic circuit 33 ₁₂ is given to the input terminal I ₁ of the selector 37 ₅ .

【００１６】次に、論理回路３３₁〜３３₁₂の構成につ
いて図３〜図１０を用いて説明する。入力される３ビッ
トの被乗数を最下位ビットから順にａ₀，ａ₁，ａ₂とす
る。論理回路３３₁は被乗数と０との論理積、つまり常
に０を出力信号Ｓ₀として出力する。従って、論理回路
３３₁は信号線が接地されているだけである。論理回路
３３₂は被乗数の最下位ビットａ₀を出力信号Ｓ₁として
出力する。従って、論理回路３３₂は信号線は被乗数の
ビットａ₁を伝達するための信号線に接続されているだ
けである。論理回路３３₃は被乗数のビットａ₁を出力信
号Ｓ₁として出力する。論理回路３３₄は被乗数の最上位
ビットａ₂を出力信号Ｓ₂として出力する。出力信号Ｓ₃
を出力する論理回路３３₅を図３に示す。図３におい
て、７は最下位ビットａ₀とビットａ₁との論理積を取る
ＡＮＤゲート、８は最上位ビットａ₂の論理値の否定を
出力するインバータ、９はＡＮＤゲート７の出力とイン
バータ８の出力の論理和を取りその否定を出力するＮＯ
Ｒゲートである。このＮＯＲゲート９が出力信号Ｓ₃を
出力する。Next, the configurations of the logic circuits 33 _{1 to} 33 ₁₂ will be described with reference to FIGS. 3 to 10. The input 3-bit multiplicand is a ₀ , a ₁ , and a _{2 in} order from the least significant bit. The logic circuit 33 ₁ always outputs a logical product of the multiplicand and 0, that is, 0 as the output signal S ₀ . Therefore, the signal line of the logic circuit 33 ₁ is only grounded. The logic circuit 33 ₂ outputs the least significant bit a _{0 of the} multiplicand as the output signal S ₁ . Therefore, in the logic circuit 33 _2, the signal line is only connected to the signal line for transmitting the bit a ₁ of the multiplicand. The logic circuit 33 ₃ outputs the bit a ₁ of the multiplicand as the output signal S ₁ . The logic circuit 33 ₄ outputs the most significant bit a ₂ of the multiplicand as the output signal S ₂ . Output signal S ₃
FIG. 3 shows a logic circuit 33 ₅ which outputs In FIG. 3, 7 is an AND gate that takes the logical product of the least significant bit a ₀ and bit a ₁ , 8 is an inverter that outputs the negation of the logical value of the most significant bit a ₂ , and 9 is the output of the AND gate 7 and the inverter NO which takes the logical sum of the outputs of 8 and outputs the negation
It is an R gate. The NOR gate 9 outputs the output signal S ₃ .

【００１７】出力信号Ｓ₄を出力する論理回路３３₆を図
４に示す。図４において、１０は被乗数の各ビットａ₀
〜ａ₂の論理積を取るＡＮＤゲートである。このＡＮＤ
ゲート１０の出力が出力信号Ｓ₄である。出力信号Ｓ₅を
出力する論理回路３３₆を図５に示す。図５において、
１１は被乗数のビットａ₀，ａ₁の排他的論理和を取るイ
クスクルーシブＯＲゲートである。このイクスクルーシ
ブＯＲゲート１１の出力が出力信号Ｓ₅である。出力信
号Ｓ６を出力する論理回路３３₈を図６に示す。図６に
おいて、１２はビットａ₀の論理値の否定を出力するイ
ンバータ、１３はインバータ１２の出力とビットａ₁と
の論理積を取り、その否定を出力するＮＡＮＤゲート、
１４はビットａ₂とＮＡＮＤゲート１３との排他的論理
和を取りその否定を出力するイクスクルーシブＮＯＲゲ
ートである。イクスクルーシブＮＯＲゲート１４の出力
が出力信号Ｓ₆である。出力信号Ｓ₇を出力する論理回路
３３₉を図７に示す。図７において、１５ａはビットａ₀
とビットａ₁の論理積を出力するＡＮＤゲート、１５ｂ
はビットａ₁の否定を出力するインバータ、１６はビッ
トａ₂の値の否定を出力するインバータ、１７はビット
ａ₂をゲートで受けるＰＭＯＳトランジスタとインバー
タ１６の出力をゲートで受けるＮＭＯＳトランジスタと
で構成されＡＮＤゲート１５ａの出力の伝達を制御する
トランスファゲート、１８はビットａ₂をゲートで受け
るＮＭＯＳトランジスタとインバータ１６の出力をゲー
トで受けるＰＭＯＳトランジスタとで構成されインバー
タ１５ｂの出力の伝達を制御するトランスファゲートで
ある。A logic circuit 33 ₆ which outputs the output signal S ₄ is shown in FIG. In FIG. 4, 10 is each bit a _{0 of the} multiplicand.
An AND gate taking the logical product of the ~a _2. This AND
The output of the gate 10 is the output signal S ₄ . A logic circuit 33 ₆ for outputting the output signal S ₅ is shown in FIG. In FIG.
Reference numeral 11 is an exclusive OR gate that takes the exclusive OR of the bits a ₀ and a ₁ of the multiplicand. The output of the exclusive OR gate 11 is the output signal S ₅ . A logic circuit 33 ₈ which outputs the output signal S6 is shown in FIG. In FIG. 6, 12 is an inverter that outputs the NOT of the logical value of the bit a ₀ , 13 is a NAND gate that performs the logical product of the output of the inverter 12 and the bit a ₁ and outputs the NOT,
Reference numeral 14 is an exclusive NOR gate that takes the exclusive OR of the bit a ₂ and the NAND gate 13 and outputs the NOT. The output of the exclusive NOR gate 14 is the output signal S ₆ . The logic circuit 33 ₉ for outputting an output signal S ₇ shown in FIG. In FIG. 7, 15a is a bit a _0.
AND gates, 15b for outputting the logical product of the bit a ₁ and
Configuration The inverter outputs the negation of bits a _1, 16 is an inverter for outputting a negative value of the bit a _2, 17 and NMOS transistors receiving the output of the PMOS transistor and an inverter 16 receiving bit a ₂ gate in the gate A transfer gate for controlling the transfer of the output of the AND gate 15a, and a transfer gate 18 for controlling the transfer of the output of the inverter 15b, which is composed of an NMOS transistor receiving the bit a ₂ at its gate and a PMOS transistor receiving the output of the inverter 16 at its gate. It is a gate.

【００１８】出力信号Ｓ₈を出力する論理回路３３₁₀を
図８に示す。図８において、１９はビットａ₁とビット
ａ₂の論理積を取るＡＮＤゲートである。ＡＮＤゲート
１９の出力が出力信号Ｓ₈である。出力信号Ｓ₉を出力す
る論理回路３３₁₁を図９に示す。図９において、２０は
ビットａ₀とビットａ₂の排他的論理和を取るイクスクル
ーシブＯＲゲートである。イクスクルーシブＯＲゲート
２０の出力が出力信号Ｓ ₉である。出力信号Ｓ₁₀を出力
する論理回路３３₁₂を図１０に示す。図１０において、
２１はビットａ₀とビットａ₁の論理積を取りその否定を
出力するＮＡＮＤゲート、２２はビットａ₁とＮＡＮＤ
ゲート２１の出力との排他的論理和を取りその否定を出
力するイクスクルーシブＮＯＲゲートである。このイク
スクルーシブＮＯＲゲートの出力が出力信号Ｓ₁₀であ
る。Output signal S₈Logic circuit 33 for outputting_TenTo
It shows in FIG. In FIG. 8, 19 is a bit a₁And a bit
a₂Is an AND gate that takes the logical product of AND gate
The output of 19 is the output signal S₈Is. Output signal S₉Output
Logic circuit 33₁₁Is shown in FIG. In FIG. 9, 20 is
Bit a₀And bit a₂EXCLUS taking exclusive OR of
It is a passive OR gate. Exclusive OR gate
The output of 20 is the output signal S ₉Is. Output signal S_TenOutput
Logic circuit 33₁₂Is shown in FIG. In FIG.
21 is bit a₀And bit a₁The logical product of
NAND gate for output, 22 is bit a₁And NAND
The exclusive OR with the output of the gate 21 is taken and the negative is output.
This is an exclusive NOR gate. This iku
The output of the exclusive NOR gate is the output signal S_TenAnd
It

【００１９】次に、セレクタの構成について図１１及び
図１２を用いて説明する。ｘ₀，ｘ₁，ｘ₂の３ビットの
制御信号によって、２つの入力の一方を選択的に出力す
るセレクタの構成を図１１に示す。図１１（ａ）におい
て、４０は制御信号ｘ₀の否定を出力するインバータ、
４１は制御信号ｘ₀をゲートで受けるＮＭＯＳトランジ
スタとインバータ４０の出力をゲートで受けるＰＭＯＳ
トランジスタとで構成され入力端子Ｉ₀の伝達を制御す
るトランスファゲート、４２は制御信号ｘ₀をゲートで
受けるＰＭＯＳトランジスタとインバータ４０の出力を
ゲートで受けるＮＭＯＳトランジスタとで構成され入力
端子Ｉ₁の伝達を制御するトランスファゲートである。
制御信号ｘ₀に応じて入力端子Ｉ₀またはＩ₁の一方の値
が出力される。Next, the structure of the selector will be described with reference to FIGS. 11 and 12. FIG. 11 shows the configuration of a selector that selectively outputs one of two inputs in response to a 3-bit control signal of x ₀ , x ₁ , and x ₂ . In FIG. 11A, 40 is an inverter that outputs the negative of the control signal x ₀ ,
Reference numeral 41 designates an NMOS transistor whose gate receives the control signal x ₀ and a PMOS whose gate receives the output of the inverter 40.
A transfer gate formed of a transistor for controlling the transmission of the input terminal I ₀ ; and 42, a transfer transistor of the input terminal I ₁ formed of a PMOS transistor whose gate receives the control signal x ₀ and an NMOS transistor whose gate receives the output of the inverter 40. It is a transfer gate that controls the.
The value of one of the input terminals I ₀ or I ₁ is output according to the control signal x ₀ .

【００２０】図１１（ｂ）において、４０´は制御信号
ｘ₂の否定を出力するインバータ、４１´は制御信号ｘ₂
をゲートで受けるＰＭＯＳトランジスタとインバータ４
０´の出力をゲートで受けるＮＭＯＳトランジスタとで
構成され入力端子Ｉ₀の伝達を制御するトランスファゲ
ート、４２´は制御信号ｘ₂をゲートで受けるＮＭＯＳ
トランジスタとインバータ４０´の出力をゲートで受け
るＰＭＯＳトランジスタとで構成され入力端子Ｉ₁の伝
達を制御するトランスファゲートである。制御信号ｘ₂
に応じて入力端子Ｉ₀またはＩ₁の一方の値が出力され
る。[0020] In FIG. 11 (b), the inverter 40 'to output a negative control signal x _2, 41' and the control signal x ₂
Transistor and inverter 4 which receives at the gate
A transfer gate composed of an NMOS transistor receiving the output of 0'at its gate and controlling the transmission of the input terminal I ₀ ; 42 'is an NMOS receiving at its gate the control signal x _2.
It is a transfer gate composed of a transistor and a PMOS transistor which receives the output of the inverter 40 'at its gate and which controls the transmission of the input terminal I ₁ . Control signal x ₂
The value of one of the input terminals I ₀ or I ₁ is output in accordance with

【００２１】同様に、ｘ₀，ｘ₁，ｘ₂の３ビットの制御
信号によって、３つの入力のうちの一つを選択的に出力
するセレクタの構成を図１２に示す。図１２において、
４３は制御信号ｘ₀の否定を出力するインバータ、４４
は制御信号ｘ₁の否定を出力するインバータ、４５は制
御信号ｘ₂の否定を出力するインバータ、４６は制御信
号ｘ₀をゲートで受けるＮＭＯＳトランジスタとインバ
ータ４３の出力をゲートで受けるＰＭＯＳトランジスタ
とで構成され入力端子Ｉ₀の伝達を制御するトランスフ
ァゲート、４７は制御信号ｘ₁をゲートで受けるＮＭＯ
Ｓトランジスタとインバータ４４の出力をゲートで受け
るＰＭＯＳトランジスタとで構成され入力端子Ｉ₁の伝
達を制御するトランスファゲート、４８は制御信号ｘ₂
をゲートで受けるＮＭＯＳトランジスタとインバータ４
５の出力をゲートで受けるＰＭＯＳトランジスタとで構
成され入力端子Ｉ₂の伝達を制御するトランスファゲー
トである。制御信号ｘ₀〜ｘ₂によってトランスファゲー
ト４６〜４８の何れかの出力が選択的に伝達される。Similarly, FIG. 12 shows the configuration of a selector which selectively outputs one of the three inputs in response to a 3-bit control signal of x ₀ , x ₁ , and x ₂ . In FIG.
43 is an inverter that outputs the negative of the control signal x ₀ , 44
Is an inverter that outputs the negative of the control signal x ₁ , 45 is an inverter that outputs the negative of the control signal x ₂ , 46 is an NMOS transistor that receives the control signal x ₀ at its gate, and a PMOS transistor that receives the output of the inverter 43 at its gate. A transfer gate configured to control the transmission of the input terminal I ₀ , 47 is an NMO that receives the control signal x ₁ at its gate
A transfer gate composed of an S transistor and a PMOS transistor which receives the output of the inverter 44 at its gate, and controls transfer of the input terminal I ₁ , and 48 is a control signal x ₂
NMOS transistor and inverter 4 that receives at the gate
5 is a transfer gate which is composed of a PMOS transistor which receives the output of 5 at its gate and controls the transmission of the input terminal I ₂ . Outputs of any of the transfer gates 46 to 48 are selectively transmitted by the control signals x _{0 to} x ₂ .

【００２２】出力選択回路３５は３ビットの制御信号ｘ
₀〜ｘ₂により制御する。そのため出力制御回路３６は３
個のラッチ回路で構成する。また出力選択回路３５は制
御信号（ｘ₀，ｘ₁，ｘ₂）として（０，０，１）、
（０，１，０）、（１，０，０）の値のみ入力が許され
る。The output selection circuit 35 controls the 3-bit control signal x.
_{It is} controlled by _{0 to} x ₂ . Therefore, the output control circuit 36 has three
It is composed of individual latch circuits. Further, the output selection circuit 35 outputs ( ₀ , ₀ , ₁ ) as control signals (x ₀ , x ₁ , x ₂ ),
Only the values (0,1,0) and (1,0,0) can be input.

【００２３】次に、３ビットの被乗数を１倍、１０倍、
１００倍にする乗算を実行する場合について説明する。
表１は実施の形態１による定数乗算器の動作を示す真理
値表である。Next, the 3-bit multiplicand is multiplied by 1,
The case of executing multiplication by 100 times will be described.
Table 1 is a truth table showing the operation of the constant multiplier according to the first embodiment.

【００２４】[0024]

【表１】 [Table 1]

【００２５】この真理値表において、被乗数が０〜７の
それぞれにおける１倍、１０倍、１００倍の乗算結果
Ｐ，Ｐ’，Ｐ”を比較する。In this truth table, the multiplication results P, P ', P "of 1 times, 10 times and 100 times in each of the multiplicands 0 to 7 are compared.

【００２６】[0026]

【数１】 [Equation 1]

【００２７】すなわち、１倍の時には、図２に示した定
数乗算器の出力端子３４₁〜３４₃に部分積生成回路３２
の出力信号Ｓ₀，Ｓ₁，Ｓ₂を出力すればよい。この時、
制御信号（ｘ₀，ｘ₁，ｘ₂）として（１，０，０）が出
力される。この時、２つの入力を選択するセレクタは、
入力端子Ｉ₀に入力される値を出力する。また、３つの
入力を選択するセレクタも、入力端子Ｉ₀に入力される
値を出力する。このとき図２に示す定数乗算器にで、出
力Ｐ₀，Ｐ₁，Ｐ₂としてそれぞれ出力信号Ｓ₀，Ｓ₁，Ｓ₂
が出力され、その他の出力Ｐ₃〜Ｐ₉として出力信号ＧＮ
Ｄが出力される。That is, when the multiplication is ₁ , the partial product generating circuit 32 is provided at the output terminals 34 _{1 to} 34 ₃ of the constant multiplier shown in FIG.
Output signals S ₀ , S ₁ and S ₂ of At this time,
( ₁ , ₀ , 0) is output as the control signal (x ₀ , x ₁ , x ₂ ). At this time, the selector that selects the two inputs is
The value input to the input terminal I ₀ is output. Also, a selector that selects three inputs outputs the value input to the input terminal I ₀ . At this time, the constant multiplier shown in FIG. 2 outputs the output signals S ₀ , S ₁ , S ₂ as outputs P ₀ , P ₁ , P ₂ , respectively.
Is output, and the output signal GN is output as the other outputs P _{3 to} P _9.
D is output.

【００２８】１０倍の時には、制御信号（ｘ₀，ｘ₁，ｘ
₂）として（０，１，０）が出力される。この時、２つ
の入力を選択するセレクタＬ１は、入力端子Ｉ₁に入力
される値を出力する。２つの入力を選択するセレクタＬ
１´は、入力端子Ｉ₀に入力される値を出力する。ま
た、３つの入力を選択するセレクタも、入力端子Ｉ₁に
入力される値を出力する。図２に示す定数乗算器では、
出力Ｐ₀’〜Ｐ₆’として出力端子３４₁〜３４₇にそれぞ
れ出力信号ＧＮＤ，Ｓ₀，Ｓ₁，Ｓ₉，Ｓ₁₀，Ｓ₃，Ｓ₄が
出力され、その他の出力として出力信号ＧＮＤが出力さ
れる。At the time of 10 times, the control signals (x ₀ , x ₁ , x
(0, 1, 0) is output as ₂ ). At this time, the selector L1 that selects two inputs outputs the value input to the input terminal I ₁ . Selector L that selects two inputs
1'outputs the value input to the input terminal I ₀ . Further, the selector that selects three inputs also outputs the value input to the input terminal I ₁ . In the constant multiplier shown in FIG.
Output P ₀ the output signals GND to the output terminal 34 ₁ to 34 ₇ as _{'~P 6', S 0,} S 1, S 9, S 10, S 3, S 4 are output, the output signal GND as other output Is output.

【００２９】１００倍の時には、制御信号（ｘ₀，ｘ₁，
ｘ₂）として（０，０，１）が出力される。この時、２
つの入力を選択するセレクタは、入力端子Ｉ₁に入力さ
れる値を出力する。また、３つの入力を選択するセレク
タも、入力端子Ｉ₂に入力される値を出力する。図２に
示す定数乗算器では、出力Ｐ₀”〜Ｐ₆”として出力端子
３４₁〜３４₇にそれぞれ出力信号ＧＮＤ，ＧＮＤ，
Ｓ₀，Ｓ₁，Ｓ₂，Ｓ₁，Ｓ₅，Ｓ₆，Ｓ₇，Ｓ₈が出力され、
その他の出力Ｐ₇”〜Ｐ₉”として出力信号ＧＮＤが出力
される。At the time of 100 times, the control signals (x ₀ , x ₁ ,
(0, 0, 1) is output as x ₂ ). At this time, 2
The selector that selects one input outputs the value input to the input terminal I ₁ . Also, a selector that selects three inputs outputs the value input to the input terminal I ₂ . In the constant multiplier shown in FIG. 2, output signals GND, GND, and GND are output to output terminals 34 ₁ -34 ₇ as outputs P ₀ ″ -P ₆ ″, respectively.
S ₀ , S ₁ , S ₂ , S ₁ , S ₅ , S ₆ , S ₇ , S ₈ are output,
The output signal GND is output as the other outputs P ₇ ″ to P ₉ ″.

【００３０】定数乗算器の部分積生成回路が、図３〜図
１０に示されるように簡単な論理回路で構成でき、素子
数を減少して面積の縮小が図れる。また、加算器を使用
しないため高速乗算が可能となる。キャリの伝搬が必要
ないため、定数乗算器における演算速度を向上できる。The partial product generation circuit of the constant multiplier can be configured by a simple logic circuit as shown in FIGS. 3 to 10, and the number of elements can be reduced to reduce the area. Moreover, since an adder is not used, high speed multiplication is possible. Since the carry propagation is not required, the operation speed in the constant multiplier can be improved.

【００３１】実施の形態２．次に、この発明の実施の形
態２による定数乗算器について図１３〜図１５について
説明する。図１３は被乗数と他の論理回路の演算結果と
により複数の演算結果を出力する論理回路の構成を示す
回路図である。図１３に示す論理回路は、被乗数と出力
信号ＧＮＤ，Ｓ₅とから出力信号Ｓ₃’，Ｓ₃”，Ｓ₇’，
Ｓ₇”，Ｓ₁₀’，Ｓ₁₀”を出力する。図１３において、
５０はビットａ₂の否定を出力するインバータ、５１は
ビットａ₂をゲートで受けるＰＭＯＳトランジスタとイ
ンバータ５０の出力をゲートで受けるＮＭＯＳトランジ
スタとで構成され出力信号ＧＮＤの伝達を制御するトラ
ンスファゲート、５２はビットａ₂をゲートで受けるＮ
ＭＯＳトランジスタとインバータ５０の出力をゲートで
受けるＰＭＯＳトランジスタとで構成され出力信号ＧＮ
Ｄの伝達を制御するトランスファゲート、５３は被乗数
の最上位ビットａ₂の否定を出力するインバータ、５４
はインバータ５３の出力とビットａ₀とビットａ₁の論理
積を取りトランスファゲート５２に出力するＡＮＤゲー
ト、５５はＡＮＤゲート５４の出力の否定を取るインバ
ータ、５６はビットａ₁の否定を出力するインバータ、
５７はビットａ₂の否定を出力するインバータ、５８は
ビットａ₂をゲートで受けるＰＭＯＳトランジスタとイ
ンバータ５７の出力をゲートで受けるＮＭＯＳトランジ
スタとで構成されインバータ５６の出力の伝達を制御す
るトランスファゲート、５９はビットａ₂をゲートで受
けるＮＭＯＳトランジスタとインバータ５７の出力をゲ
ートで受けるＰＭＯＳトランジスタとで構成されインバ
ータ５５の出力の伝達を制御するトランスファゲート、
６０はビットａ２の否定を出力するインバータ、６１は
ビットａ₂をゲートで受けるＰＭＯＳトランジスタとイ
ンバータ６０の出力をゲートで受けるＮＭＯＳトランジ
スタとで構成され出力信号Ｓ₅の伝達を制御するトラン
スファゲート、６２はビットａ₂をゲートで受けるＮＭ
ＯＳトランジスタとインバータ６０の出力をゲートで受
けるＰＭＯＳトランジスタとで構成され出力信号Ｓ₅の
伝達を制御するトランスファゲートである。Embodiment 2. Next, a constant multiplier according to a second embodiment of the present invention will be described with reference to FIGS. FIG. 13 is a circuit diagram showing the configuration of a logic circuit that outputs a plurality of calculation results based on the multiplicand and the calculation results of other logic circuits. The logic circuit shown in FIG. 13 uses the multiplicand and the output signals GND and S ₅ to output the output signals S ₃ ′, S ₃ ″, S ₇ ′,
Outputs S ₇ ″, S ₁₀ ′, S ₁₀ ″. In FIG.
Reference numeral 50 is an inverter that outputs the negation of bit a ₂ , 51 is a transfer gate that is configured by a PMOS transistor that receives the bit a ₂ at its gate and an NMOS transistor that receives the output of the inverter 50 at its gate, and that controls the transmission of the output signal GND, 52 Receives the bit a ₂ at the gate N
The output signal GN is composed of a MOS transistor and a PMOS transistor whose gate receives the output of the inverter 50.
A transfer gate for controlling the transmission of D, 53 is an inverter for outputting the negation of the most significant bit a ₂ of the multiplicand, 54
Is an AND gate that takes the logical product of the output of the inverter 53 and bit a ₀ and bit a ₁ and outputs it to the transfer gate 52, 55 is an inverter that takes the negation of the output of the AND gate 54, and 56 is the negation of the bit a ₁ Inverter,
Reference numeral 57 is an inverter that outputs the negation of bit a ₂ , 58 is a transfer gate that is configured by a PMOS transistor that receives the bit a ₂ at its gate and an NMOS transistor that receives the output of the inverter 57 at its gate, and that controls the transmission of the output of the inverter 56, Reference numeral 59 is a transfer gate which is composed of an NMOS transistor which receives the bit a ₂ at its gate and a PMOS transistor which receives the output of the inverter 57 at its gate, and which controls transmission of the output of the inverter 55,
60 inverter that outputs a negative bit a2, 61 is a transfer gate for controlling the transfer of the PMOS transistor and configured to output of the inverter 60 in the NMOS transistor which receives the gate output signal S ₅ for receiving bit a ₂ gate, 62 NM receives bit a ₂ at its gate
The transfer gate is composed of an OS transistor and a PMOS transistor that receives the output of the inverter 60 at its gate, and controls the transmission of the output signal S ₅ .

【００３２】図１４は出力信号Ｓ６’，Ｓ６”を出力す
る論理回路の構成を示す回路図である。図１４におい
て、６４は最下位ビットａ₀の否定を出力するインバー
タ、６５はビットａ₁とインバータ６４の出力の論理積
を取るＡＮＤゲート、６６はＡＮＤゲート６５の出力の
否定を生成するインバータ、６７はビットａ₂の否定を
出力するインバータ、６８はビットａ₂をゲートで受け
るＰＭＯＳトランジスタとインバータ６７の出力をゲー
トで受けるＮＭＯＳトランジスタとで構成されＡＮＤゲ
ート６５の出力の伝達を制御するトランスファゲート、
６９はビットａ₂をゲートで受けるＮＭＯＳトランジス
タとインバータ６７の出力をゲートで受けるＰＭＯＳト
ランジスタとで構成されインバータ６６の出力の伝達を
制御するトランスファゲートである。[0032] Figure 14 is an output signal S6 ', is a circuit diagram showing a configuration of a logic circuit for outputting S6 ". In FIG. 14, 64 inverter that outputs a negative significant bits a _0, 65 bits a ₁ AND gate of the output of the inverter 64, 66 is an inverter that generates the NOT of the output of the AND gate 65, 67 is an inverter that outputs the NOT of the bit a ₂ , 68 is a PMOS transistor that receives the bit a ₂ at its gate And a transfer gate that controls the transmission of the output of the AND gate 65, which is composed of an NMOS transistor that receives the output of the inverter 67 at its gate,
Reference numeral 69 denotes a transfer gate which is composed of an NMOS transistor which receives the bit a ₂ at its gate and a PMOS transistor which receives the output of the inverter 67 at its gate and which controls the transmission of the output of the inverter 66.

【００３３】図１５は実施の形態２による定数乗算器の
構成を示すブロック図である。図１５において、７１は
３ビットの乗数が入力される入力端子、７２₁〜７２₁₀
は被乗数にそれぞれ異なる論理演算を行って結果を出力
信号ＧＮＤ，Ｓ₀〜Ｓ₁₀として出力する論理回路、７４₁
〜７４₁₀は乗算結果を示すデータＰ₀〜Ｐ₉を出力するた
めの出力端子、７５は論理回路７２₁〜７２₁₀から出力
される出力信号Ｓ₀〜Ｓ₁₀を制御信号に応じて出力端子
７４₁〜７４₁₀に割り当てる出力選択回路、７６は１
倍、１０倍または１００倍の乗算の選択のため３ビット
の制御信号を出力する出力制御回路、７７₁〜７７₁₀は
出力選択回路７５内に設けられそれぞれ出力端子７４₁
〜７４₁₀に接続され３ビットの制御信号により制御され
て入力される２個または３個の入力のうちの一つを出力
するセレクタである。FIG. 15 is a block diagram showing the structure of the constant multiplier according to the second embodiment. In FIG. 15, reference numeral 71 denotes an input terminal to which a 3-bit multiplier is input, and 72 _{1 to} 72 ₁₀
Is a logic circuit that performs different logical operations on the multiplicands and outputs the result as output signals GND, S _{0 to} S ₁₀ , 74 ₁
To 74 ₁₀ an output terminal for outputting the data P ₀ to P ₉ indicating the multiplication result, 75 an output terminal in response to the output signal S ₀ to S ₁₀ outputted from the logic circuit 72 ₁ to 72 ₁₀ to the control signal The output selection circuit assigned to 74 ₁ to 74 ₁₀ is 76.
Fold, 10-fold or output control circuit for outputting a control signal of 3 bits for selecting the 100 times multiplication, 77 _{1-77 10} each provided on the output selection circuit 75 in the output terminal 74 ₁
It is a selector which is connected to ˜74 ₁₀ and outputs one of two or three inputs which are input under the control of a 3-bit control signal.

【００３４】論理回路７２₁〜７２₄，７２₆，７２₇，７
２₉，７２₁₀は、それぞれ図２に示した論理回路３３₁〜
３３₄，３３₆，３３₇，３３₁₀，３３₁₁に対応してお
り、また、出力選択回路７５の構成は出力選択回路３５
の構成と同じで、論理回路７２₁〜７２₄，７２₆，７
２₇，７２₉，７２₁₀と出力選択回路７５の接続は、論理
回路３３₁〜３３₄，３３₆，３３₇，３３₁₀，３３₁₁と出
力選択回路３５との接続と同様である。The logic circuit 72 ₁ to 72 _4, 72 _6, 72 _7, 7
2 ₉ and 72 ₁₀ are logic circuits 33 ₁ to 33 ₁ shown in FIG.
33 ₄ , 33 ₆ , 33 ₇ , 33 ₁₀ , 33 ₁₁ and the output selection circuit 75 has a configuration of the output selection circuit 35.
The same as the configuration, the logic circuit 72 ₁ to 72 _4, 72 _6, 7
2 _7, 72 _9, 72 ₁₀ and the connection of the output selection circuit 75 is similar to the connection of the logic circuit 33 _to 333 _4, 33 _6, 33 _7, 33 _10, 33 ₁₁ and the output selection circuit 35.

【００３５】論理回路７２₈は、図１４に示す論理回路
で構成される。論理回路７２₈の出力信号Ｓ₆’，Ｓ₆”
はセレクタ７７₈の入力端子Ｉ₁に接続される。また、論
理回路７２₅は、図１３に示す論理回路で構成される。
論理回路７２₅の出力信号Ｓ₁₀’，Ｓ₁₀”は共にセレク
タ７７₅の入力端子Ｉ₁に与えられる。論理回路７２₅の
出力信号Ｓ₇’，Ｓ₇”は共にセレクタ７７₉の入力端子
Ｉ₁に与えられる。論理回路７２₅の出力信号Ｓ₃’，
Ｓ₃”は共にセレクタ７７₆の入力端子Ｉ₁に与えられ
る。The logic circuit 72 ₈ is composed of the logic circuit shown in FIG. Output signals S ₆ ', S ₆ ″ of the logic circuit 72 ₈
Is connected to the input terminal I ₁ of the selector 77 ₈ . The logic circuit 72 ₅ is composed of a logic circuit shown in FIG. 13.
The output signal S ₁₀ of the logic circuit 72 ₅ ', S ₁₀ "are both applied to the input terminal I ₁ of the selector 77 _5. Output signal S ₇ of the logic circuit 72 _5', S _7" are both input terminals of the selector 77 ₉ Given to I ₁ . The output signal S ₃ 'of the logic circuit 72 ₅ ,
Both S ₃ ″ are given to the input terminal I ₁ of the selector 77 ₆ .

【００３６】出力信号Ｓ₃と出力信号Ｓ₃’，Ｓ₃”とは
同一であり、出力信号Ｓ₆と出力信号Ｓ₆’，Ｓ₆”とは
同一であり、出力信号Ｓ₇と出力信号Ｓ₇’，Ｓ₇”とは
同一であり、また、出力信号Ｓ₃と出力信号Ｓ₁₀’，Ｓ
₁₀”とは同一であり、従って、図２に示した実施の形態
１の定数乗算器と図１５に示した実施の形態２の定数乗
算器とは同じ被乗数が入力されれば論理回路から同じ値
を持った出力信号が出力され、選択回路で選択されて同
じように乗算結果を出力する。表２に図１５に示した定
数乗算器の動作を示す。The output signal S ₃ and the output signals S ₃ ′ and S ₃ ″ are the same, the output signal S ₆ and the output signals S ₆ ′ and S ₆ ″ are the same, and the output signal S ₇ and the output signal S S ₇ ′ and S ₇ ″ are the same, and the output signal S ₃ and the output signals S ₁₀ ′ and S
₁₀ "is the same, and therefore the constant multiplier of the first embodiment shown in FIG. 2 and the constant multiplier of the second embodiment shown in FIG. 15 are the same from the logic circuit if the same multiplicand is input. An output signal having a value is output and selected by the selection circuit to output the multiplication result in the same manner.Table 2 shows the operation of the constant multiplier shown in FIG.

【００３７】[0037]

【表２】 [Table 2]

【００３８】表２において、太線で囲まれた部分が表１
と共通する部分で、各論理回路からの出力がそのまま出
力される。そして、太線で囲まれていない部分積は、最
上位ビットａ₂に応じてトランスファゲートで論理回路
からの出力が切り替えられる。被乗数の違いによる演算
結果は、それをグループ化すること、つまり表２に示す
ように０〜３と４〜７に分類することによって、同一ま
たは否定の関係にあるなど所定の関係を有する結果が増
える。所定の関係はなるべく簡単な論理素子で置き換え
ることができるものが望ましい。例えば、被乗数が０〜
３のときのＳ₀とＳ₉とは一致し、被乗数が４〜７のとき
のＳ₀とＳ₉は否定の関係にある。このような関係にあれ
ば、被乗数が０〜３のときにはＳ₉に代えてＳ₃を用い、
被乗数が４〜７のときにはＳ₉に代えてＳ₃をインバータ
で反転したものを用いることができる。そうすることに
よって、論理回路の一部を共通化できる。In Table 2, the portion surrounded by the thick line is shown in Table 1.
The output from each logic circuit is output as it is in a part common to the above. Then, for the partial product not enclosed by the bold line, the output from the logic circuit is switched by the transfer gate according to the most significant bit a ₂ . The operation results due to the difference of the multiplicands are grouped, that is, classified into 0 to 3 and 4 to 7 as shown in Table 2, so that the results having a predetermined relationship such as the same or negative relationship can be obtained. Increase. It is desirable that the predetermined relationship can be replaced by a logic element that is as simple as possible. For example, the multiplicand is 0
Match the S ₀ and S ₉ when the 3, S ₀ and S ₉ when the multiplicand 4-7 are in negative relationship. If there is such a relationship, S ₃ is used instead of S ₉ when the multiplicand is 0 to ₃ ,
When the multiplicand is 4 to 7, it is possible to use S ₃ inverted by an inverter instead of S ₉ . By doing so, part of the logic circuit can be shared.

【００３９】次に、図１３に示した論理回路の構成の方
法を例に挙げて説明する。実施の形態２の定数乗算器が
実施の形態１の定数乗算器に対して優れているのは、論
理回路を構成している素子の数を削減している点であ
り、それは図１３に示した回路で実現されている。表２
に示すように被乗数を２つのグループ、つまり、０〜３
と４〜７に分類する。そして、各グループ内で、論理回
路の出力信号が同じになる部分を比較すると、数２に示
すようになる。Next, the method of constructing the logic circuit shown in FIG. 13 will be described as an example. The constant multiplier of the second embodiment is superior to the constant multiplier of the first embodiment in that the number of elements forming the logic circuit is reduced, which is shown in FIG. It is realized by the circuit. Table 2
, The multiplicand is divided into two groups, that is, 0 to 3
And 4 to 7. Then, when the portions where the output signals of the logic circuits are the same in each group are compared, it becomes as shown in Formula 2.

【００４０】[0040]

【数２】 [Equation 2]

【００４１】各グループにおいて、数２より他の論理回
路の出力信号を用いることにより、論理回路の構成の一
部を削減できることが分かる。例えば、出力信号Ｓ₁₀”
は出力信号Ｓ₅を用いることで表現できるため、その論
理回路では出力信号Ｓ₁₀’のみを生成すれば良くなり、
回路構成が簡略化できる。It can be seen from the equation 2 that a part of the configuration of the logic circuit can be reduced by using the output signals of the other logic circuits in each group. For example, output signal S ₁₀ ″
Can be expressed by using the output signal S ₅ , so that the logic circuit only needs to generate the output signal S ₁₀ ′,
The circuit configuration can be simplified.

【００４２】論理回路７２₁〜７２₁₀で構成されている
部分積生成回路を構成している論理回路の数を減少さ
せ、回路構成を簡略化することで、定数乗算器の回路面
積を減少させる。実施の形態２の定数乗算器のその他の
効果は、実施の形態１の定数乗算器と同様である。The circuit area of the constant multiplier is reduced by reducing the number of logic circuits constituting the partial product generating circuit constituted by the logic circuits 72 _{1 to} 72 ₁₀ and simplifying the circuit configuration. . The other effects of the constant multiplier of the second embodiment are similar to those of the constant multiplier of the first embodiment.

【図面の簡単な説明】[Brief description of drawings]

【図１】 この発明の実施の形態１による定数乗算器の
構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a constant multiplier according to a first embodiment of the present invention.

【図２】 この発明の実施の形態１による定数乗算器の
構成の具体例を示すブロック図である。FIG. 2 is a block diagram showing a specific example of a configuration of a constant multiplier according to the first embodiment of the present invention.

【図３】 図２に示した定数乗算器に用いられる論理回
路のうちの一つの構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of one of logic circuits used in the constant multiplier shown in FIG.

【図４】 図２に示した定数乗算器に用いられる論理回
路のうちの一つの構成を示す回路図である。4 is a circuit diagram showing the configuration of one of the logic circuits used in the constant multiplier shown in FIG.

【図５】 図２に示した定数乗算器に用いられる論理回
路のうちの一つの構成を示す回路図である。5 is a circuit diagram showing the configuration of one of the logic circuits used in the constant multiplier shown in FIG. 2. FIG.

【図６】 図２に示した定数乗算器に用いられる論理回
路のうちの一つの構成を示す回路図である。6 is a circuit diagram showing the configuration of one of the logic circuits used in the constant multiplier shown in FIG.

【図７】 図２に示した定数乗算器に用いられる論理回
路のうちの一つの構成を示す回路図である。7 is a circuit diagram showing the configuration of one of the logic circuits used in the constant multiplier shown in FIG.

【図８】 図２に示した定数乗算器に用いられる論理回
路のうちの一つの構成を示す回路図である。8 is a circuit diagram showing a configuration of one of logic circuits used in the constant multiplier shown in FIG.

【図９】 図２に示した定数乗算器に用いられる論理回
路のうちの一つの構成を示す回路図である。9 is a circuit diagram showing the configuration of one of the logic circuits used in the constant multiplier shown in FIG.

【図１０】 図２に示した定数乗算器に用いられる論理
回路のうちの一つの構成を示す回路図である。10 is a circuit diagram showing the configuration of one of the logic circuits used in the constant multiplier shown in FIG.

【図１１】 図２に示した定数乗算器に用いられるセレ
クタの一構成を示す回路図である。11 is a circuit diagram showing a configuration of a selector used in the constant multiplier shown in FIG.

【図１２】 図２に示した定数乗算器に用いられるセレ
クタの他の構成を示す回路図である。12 is a circuit diagram showing another configuration of a selector used in the constant multiplier shown in FIG.

【図１３】 この発明の実施の形態２による定数乗算器
を形成する論理回路のうちの一つの構成を示す回路図で
ある。FIG. 13 is a circuit diagram showing a configuration of one of logic circuits forming a constant multiplier according to a second embodiment of the present invention.

【図１４】 実施の形態２による定数乗算器を形成する
論理回路のうちの一つの構成を示す回路図である。FIG. 14 is a circuit diagram showing the configuration of one of the logic circuits forming the constant multiplier according to the second embodiment.

【図１５】 この発明の実施の形態２による定数乗算器
の構成を示すブロック図である。FIG. 15 is a block diagram showing a configuration of a constant multiplier according to a second embodiment of the present invention.

【図１６】 従来の定数乗算器の構成を示すブロック図
である。FIG. 16 is a block diagram showing a configuration of a conventional constant multiplier.

【符号の説明】[Explanation of symbols]

２，３２ 部分積生成回路、３₁〜３_n+2，３３₁〜３３
₁₂，７２₁〜７２₁₀ 論理回路、５，３５，７５ 出力
選択回路、６，３６，７６ 出力制御回路、３７₁〜３
７₁₀，７７₁〜７７₁₀ セレクタ。2, 32 partial product generation circuit, 3 _{1 to} 3 _{n + 2} , 33 _{1 to} 33
₁₂ , 72 _{1 to} 72 ₁₀ logic circuit, 5, 35, 75 output selection circuit, 6, 36, 76 output control circuit, 37 _{1 to} 3
7 ₁₀ , 77 _{1 to} 77 ₁₀ Selector.

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 310 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. ⁷ , DB name) G06F 7/52 310

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 被乗数に定数である乗数を掛けてその積
を出力する定数乗算器において、 前記被乗数に対して異なる論理演算を施す複数の論理回
路を有する部分積生成回路と、 前記乗数に応じた制御信号を出力する出力制御回路と、 前記制御信号に応じて、前記複数の論理回路の出力を複
数の出力端子に割り当てる出力選択回路とを備える、定
数乗算器。1. A constant multiplier that multiplies a multiplicand by a constant that is a constant and outputs the product, wherein a partial product generation circuit having a plurality of logic circuits that perform different logical operations on the multiplicand, A constant multiplier comprising: an output control circuit that outputs the control signal, and an output selection circuit that assigns the outputs of the plurality of logic circuits to a plurality of output terminals according to the control signal. 【請求項２】 前記論理回路は、前記被乗数に応じて演
算結果として１ビットの値を出力することを特徴とす
る、請求項１記載の定数乗算器。2. The constant multiplier according to claim 1, wherein the logic circuit outputs a 1-bit value as an operation result according to the multiplicand. 【請求項３】 前記被乗数を構成している複数のビット
のうちの所定のビットによって前記複数の論理回路の出
力を切り替える切り替え手段をさらに備える、請求項１
記載の定数乗算器。3. The switching means for switching the outputs of the plurality of logic circuits according to a predetermined bit among a plurality of bits forming the multiplicand.
The described constant multiplier.