KR100370398B1 - 전자 및 ｍｅｍｓ 소자의 표면실장형 칩 규모 패키징 방법 - Google Patents

전자 및 ｍｅｍｓ 소자의 표면실장형 칩 규모 패키징 방법 Download PDF

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Abstract

본 발명은 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법(Method for Surface mountable chip scale packaging of electronic and MEMS devices)을 기재한다. 본 발명에 따른 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법은, 전도성을 갖는 덮개용 제2기판에 반도체 공정기술과 미세 가공기술을 활용하여 인터커넥션(interconnection) 및 봉착(sealing) 구조 패턴을 형성하고, 덮개용 제2기판의 패턴 홈을 절연체인 유리나 세라믹 재료로 채우고 화학적 기계 연마(chemical mechanical polishing; CMP)법을 통하여 덮개용 제2기판을 평탄화시킨 후 금속 박막을 증착하여 패터닝하며, 덮개용 제2기판을 전자 소자나 MEMS 소자가 일괄적으로 제작된 소자용 제1기판과 웨이퍼 레벨에서 정확히 정렬(align)하여 접합하며, 덮개용 제2기판 상부를 재차 화학적 기계 연마(CMP)법으로 연마한 다음 금속 전극 패턴을 형성함으로써, 전자 소자나 MEMS 소자의 인터커넥션(interconnection) 및 봉착(sealing)을 일괄적으로 행하며, 그리고 인터커넥션(interconnection) 및 봉착이 완료된 두 기판을 다이싱(dicing)하여 칩 규모 패키지(chip scale package)를 완성한다.

Description

전자 및 ＭＥＭＳ 소자의 표면실장형 칩 규모 패키징 방법{Method for surface mountable chip scale packaging of electronic and MEMS devices}
본 발명은 전자 및 MEMS(Micro-Electro Mechanical System) 소자의 표면실장형 칩 규모 패키징 방법(Method for Surface mountable chip scale packaging of electronic and MEMS devices)에 관한 것이다.
도 1은 종래의 웨이퍼 레벨 패키지의 수직 단면도이다. 도시된 바와 같이, 소자용 제1기판(1) 상에는 수많은 소자들이 형성된 소자 활성 영역(4)이 있고, 이 소자 활성 영역(4)를 보호하기 위한 덮개용 제2기판(2)이 프릿 유리벽(frit glass wall)(3)에 의해 소자용 제1기판(1)에 봉착되어 지지되고 있다. 이 구조는 외부 배선용 전극(5)이 덮개용 실리콘 기판(2) 상부로 추출 되지 못하고 소자용 기판(1)에 그대로 배치되어 있다. 이러한 구조의 패키지를 시스템에 장착하여 사용하려면 와이어 본딩(wire-bonding)해서 사용해야 되는데, 이 경우 와이어 본더(wire bonder)의 모세관(capillary)이 덮개 기판(2)에 닿지 않도록 하기 위해 전극 패드(pad)(5)를 봉착(sealing) 패턴(3)과 상당한 크기를 띄워야 하므로 개별 소자의 크기가 커지는 문제점이 있고, 또한 시스템 소형화를 위해 표면 실장 기술(surface mounting technology) 쪽으로 흘러가고 있는 패키징 기술 추세에 부합할 수 있는 플립칩 본딩(flip chip bonding)이 불가능한 구조이다.
본 발명은 상기와 같은 문제점을 개선하고자 창안한 것으로, 각종 전자 소자나 MEMS 소자의 전기적, 구조적 패시베이션(passivation)과 외부로의 전기적 interconnection을 웨이퍼 레벨에서 일괄적으로 처리하는 새로운 칩 규모 패키징(chip scale packaging)을 하는 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 웨이퍼 레벨에서 패키징된 칩(chip)의 수직 단면도이고,
도 2는 본 발명에 따른 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법에 따라 패키징된 칩(chip)의 수직 단면도,
도 3a 내지 도 3h는 도 2의 패키징된 칩의 제작 단계별 공정후의 수직 단면도로서, 칩(chip) 한 개에 대한 단면도,
도 3a는 제2기판 상에 인터 커넥션(interconnection) 및 봉착(sealing)을 위한 구조 형성을 위해 포토리소그래피(Photolithography)와 기판 식각 공정후의 수직 단면도,
도 3b는 유리 기판을 제2기판과 접합한 경우, 혹은 소결용 세라믹 재료를 코팅한 경우의 수직 단면도,
도 3c는 고온 도가니(furnace)에서 열처리하여 유리(glass) 및 세라믹 재료가 제2기판의 홈을 메꾼 후의 수직 단면도이고,
도 3d는 제2기판 상부를 화학적 기계 연마(chemical mechanical polishing; CMP)한 후의 단면도이고,
도 3e는 MEMS 소자와 같이 진동 공간이 필요한 소자를 패키징하는 경우에 공동(cavity) 영역을 선택 식각한 후의 수직 단면도이고,
도 3f는 전자 소자나 MEMS 소자가 제작된 웨이퍼(제1기판)의 전극 및 봉착(sealing) 패턴을 덥개용 제2기판 상의 패턴과 정확히 정렬하여 두 기판을 접합한 후의 수직 단면도이며,
도 3g는 접합된 덥개용 제2기판의 상부를 CMP한 후의 수직 단면도,
그리고 도 3h는 기판 상부에 외부 배선용 전극 패턴을 형성한 후의 수직 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1, 6... 소자기판(제1기판) 2...덮개용 기판(Si)
3... frit glass wall 4,7... 소자 활성영역
5,14... 외부 배선용 전극(Al, Au...)
8... 공동(cavity) 9...개별소자 전극(Al, Au...)
10...전도성 접합 물질층(Solder, Au, Anisotropy conductive film, 전도성 에폭시)
11... 덮개 기판 하부 전극(Al, Au.....)
12...덮개 기판(제2기판: n+ Si, p+Si, Stainless steel)
13...유리(glass) or 세라믹
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법은, (가) 전도성을 갖는 덮개용 제2기판에 반도체 공정기술과 미세 가공기술을 활용하여 인터커넥션(interconnection) 및 봉착(sealing) 구조 패턴을 형성하는 단계; (나) 상기 덮개용 제2기판의 패턴 홈을 절연체인 유리나 세라믹 재료로 채우고 화학적 기계 연마(chemical mechanical polishing; CMP)법을 통하여 상기 덮개용 제2기판을 평탄화시킨 후 금속 박막을 증착하여 패터닝하는 단계; (다) 상기 덮개용 제2기판을 전자 소자나 MEMS 소자가 일괄적으로 제작된 소자용 제1기판과 웨이퍼 레벨에서 정확히 정렬(align)하여 접합하는 단계; (라) 상기 덮개용 제2기판 상부를 재차 화학적 기계 연마(CMP)법으로 연마한 다음 금속 전극 패턴을 형성함으로써, 상기 전자 소자나 MEMS 소자의 인터커넥션(interconnection) 및 봉착(sealing)을 일괄적으로 행하는 단계; 및 (마) 상기 인터커넥션(interconnection) 및 봉착이 완료된 두 기판을 다이싱(dicing)하여 칩 규모 패키지(chip scale package)를 완성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 덮개용 제2기판은 불순물이 도핑되어 전도성을 갖는 반도체 기판 혹은 가공성이 있고 용융점이 소정 온도 이상으로 높은 금속 기판으로 형성되고, 상기 (가) 단계에서 상기 덮개용 제2기판에 인터커넥션(interconnection) 및 봉착(sealing) 구조 패턴을 형성하기 위하여 수백㎛의 깊은 트렌치(deep trench)를 형성하며, 상기 반도체 기판은 Si 웨이퍼로 이루어지고, 상기 금속 기판은 스테인레스 스틸(stainless steel), 코바르(kovar)(Fe,Ni등의 합금), Cu 중 어느 한 금속으로 이루어지며, 상기 (나) 단계에서 상기 덮개용 제2기판의 패턴 홈을 세라믹 재료로 채우는 공정은 상기 덮개용 제2기판 상부에 세라믹 원료 분말을 반죽한 것을 코팅한 후 압력을 가하여 상기 덮개용 제2기판 상에 형성된 홈 속으로 상기 세라믹 분말 반죽을 채워 넣은 다음 도가니에서 열처리를 하여 상기 기판 홈을 메꾸는 공정이며, 상기 (나) 단계에서 상기 덮개용 제2기판을 평탄화시키는 공정은 기계적 평탄화 공정과 화학적 평탄화 공정을 접목한 CMP 공정을 사용하여 상기 덮개용 제2기판 표면의 거칠기를 최소화하는 공정이며, 상기 (다) 단계는 solder bonding, eutectic bonding, zero gap bonding, anisotropic conductive film bonding, conductive epoxy bonding, anodic bonding 중 어느 한 접합법에 의해 이루어지는 것이 바람직하다.
이하 도면을 참조하면서 본 발명에 따른 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법을 상세하게 설명한다.
도 2는 본 발명에 따른 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법에 따라 패키징된 칩(chip)의 수직 단면도이다. 여기서, 소자용 제1기판(6) 상에는 각종 소자들이 형성된 소자 활성영역(7)이다. 이 소자용 제1기판(6)에 유리 혹은 세라믹(13)이 메워진 덮개용 제2기판(12)이 전도성 접합 물질층(10)에 의해 봉착된다. 덮개용 제2기판(12)은 n+-Si, p+-Si, 스테인레스 스틸(Stainless steel) 등으로 형성되며, 전도성 접합 물질층(10)은 Solder, Au, Anisotropy conductivefilm, 전도성 에폭시 등으로 형성된다. 이와 같은 봉착에 의해 공동(cavity)(8)이 형성된다. 소자용 제1기판(6)과 덮개용 제2기판(12)이 봉착될 때에는 Al, Au 등으로 각각 형성된 개별 소자 전극(9)과 덮개 기판 하부 전극(11)이 전도성 접합 물질층(10)에 의해 통전되도록 접합된다. 부재번호 14는 Al, Au 등으로 형성된 외부 배선용 전극으로 덮개용 제2기판(12)에 의해 개별 소자 전극(9)과 전기적으로 연결된 다.
이와 같은 칩은 본 발명에 따른 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법에 따라 도 3a 내지 도 3h에 도시된 바와 같은 순서로 제작된다. 도 3a 내지 도 3h는 도 2의 패키징된 칩의 한 개에 대한 제작 단계별 공정후의 수직 단면도들을 각각 도시하고 있으나, 실제 제작시에는 이러한 chip들이 수십 내지 수천개 같은 기판상에 주기적으로 배열된다.
먼저, 전도성을 갖는 덮개용 제2기판(12)에 반도체 공정기술과 미세 가공기술을 활용하여 인터커넥션(interconnection) 및 봉착(sealing) 구조 패턴(12a)을 형성한다((가) 단계). 즉, 도 3a에 도시된 바와 같이, 덮개용 제2기판(12) 상에 인터 커넥션(interconnection) 및 봉착(sealing)을 위한 구조 패턴(12a) 형성을 위해 포토리소그래피(Photolithography)와 기판 식각 공정을 행하여 수백 ㎛의 깊은 트렌치(deep trench)(12b)를 형성한다. 여기서, 덮개용 제2기판(12)은 불순물이 도핑되어 전도성을 갖는 Si 웨이퍼 등으로 구성된 반도체 기판 혹은 가공성이 있고 용융점이 소정 온도 이상으로 높은 금속 기판으로 형성된다. 이와 같이, 금속 기판으로 이루어지는 경우에는 스테인레스 스틸(stainless steel), 코바르(kovar)(Fe,Ni등의 합금), Cu 등의 금속으로 이루어진다.
다음에, 덮개용 제2기판(12)의 패턴 홈(12b)를 절연체인 유리나 세라믹 재료로 채우고 화학적 기계 연마(chemical mechanical polishing; CMP)법을 통하여 상기 덮개용 제2기판을 평탄화시킨 후 금속 박막을 증착하여 패터닝한다((나) 단계).
여기서, 덮개용 제2기판(12) 패턴 홈(12b)을 세라믹 재료로 채우는 공정은 도 3b에 도시된 바와 같이 덮개용 제2기판 상부에 세라믹 원료 분말을 반죽한 것(13)을 코팅한 후, 압력을 가하여 도 3c에 도시된 바와 같이 덮개용 제2기판(12) 상에 형성된 홈(12b) 속으로 세라믹 분말 반죽(13)을 채워 넣은 다음 도가니에서 열처리를 하여 기판 홈(12b)을 메꾸는 공정이다.
이러한 덮개용 제2기판(12) 패턴 홈(12b)을 세라믹 재료로 채우는 공정이 끝난 다음에 실시되는 덮개용 제2기판(12)을 평탄화시키는 공정은 기계적 평탄화 공정과 화학적 평탄화 공정을 접목한 CMP 공정을 사용하여 도 3d에 도시된 바와 같이, 덮개용 제2기판(12) 표면의 거칠기를 최소화하는 공정이다.
그리고 덮개용 제2기판(12)을 평탄화시키는 공정이 끝난 다음에 실시되는 금속 박막을 증착하여 패터닝 공정은 도 3e에 도시된 바와 같이 인터커넥션(interconnection) 및 봉착(sealing) 구조 패턴(12a) 상에 덮개용 제2기판(12)의 하부 전극(11)을 Al, Au 등을 증착한 다음 패터닝하여 형성하고, 그 위에 Solder, Au, Anisotropy conductive film, 전도성 에폭시 등으로 전도성 접합 물질층(10)을 형성하는 공정이다.
다음에, 도 3f에 도시된 바와 같이, 덮개용 제2기판(12)을 전자 소자나 MEMS 소자가 일괄적으로 제작된 소자용 제1기판(6)과 웨이퍼 레벨에서 정확히 정렬(align)하여 접합한다((다) 단계). 이 때, 전자 소자나 MEMS 소자(7)가 제작된 웨이퍼(소자용 제1기판)(12)의 전극 및 봉착(sealing) 패턴(9)을 덮개용 제2기판(12) 상의 패턴(10, 11)과 정확히 정렬하여 접합한다. 접합시에는 solder bonding, eutectic bonding, zero gap bonding, anisotropic conductive film bonding, conductive epoxy bonding, anodic bonding 등의 접합법을 이용하여 접합한다.
다음에, 덮개용 제2기판(12) 상부를 도 3g에 도시된 바와 같이 재차 화학적 기계 연마(CMP)법으로 연마한 다음, 도 3h에 도시된 바와 같이 외부 배선용 금속 전극 패턴(14)을 형성함으로써, 상기 전자 소자나 MEMS 소자의 인터커넥션(interconnection) 및 봉착(sealing)을 일괄적으로 행한다((라) 단계). 도 3h는 덮개용 제2기판(12) 상부에 외부 배선용 전극 패턴(14)을 형성한 후의 수직 단면도로서 외부 배선용 전극(14)이 덮개용 제2기판(12) 표면으로 단차없이 추출되어 있어 플립 본딩(flip bonding)과 같은 표면실장이 가능한 구조이다.
다음에, 인터커넥션(interconnection) 및 봉착이 완료된 두 기판을 다이싱(dicing)하여 칩 규모 패키지(chip scale package)를 완성한다((마) 단계).
이와 같이, 본 발명의 칩 규모 패키지(chip scale package)를 구현하기 위해서는 유리 몰딩(glass molding)을 이용한 기판 평탄화 방법과 세라믹 채우는 기술이 그 기반이 되는데 그 원리는 다음과 같다.
먼저, 유리 몰딩(glass molding)을 이용한 기판 평탄화 방법은 인터커넥션(interconnection)과 봉착(sealing)을 위한 구조가 형성된 반도체 혹은 금속 기판(제 2기판;덮개 기판)과 유리 기판을 진공 분위기에서 서로 접합시킨다. 이 때 진공 분위기는 덮개 기판의 깊은 홈에 기체가 잔류할 경우 나중에 유리 몰딩(glass molding)시에 기포가 되어 유리 몰딩(glass molding)을 어렵게 할 수 있기 때문에 이용된다.
다음으로 접합된 두 기판을 대기압에서 도가니(furnace) 속에 넣고 고온에서 유지하여 유리가 녹아 밀려들어가 기판의 홈을 메꾸도록 하고 서서히 도가니(furnace)의 온도를 내린다. 이 후 도가니(furnace)에서 꺼낸 기판의 상부(glass가 붙었던 면)를 CMP하면 기판이 평탄화된다.
다음에, 세라믹 채우는 기술은 제2기판 상부에 세라믹 원료 분말을 반죽한 것을 코팅한 후 압력을 가하여 제2기판 상에 형성된 홈 속으로 세라믹 분말 반죽을 채워 넣고 이 후 방법은 유리 몰딩(glass molding) 방법과 동일한 방법으로 기판을 평탄화한다.
이상 설명한 바와 같이, 본 발명에 따른 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법은, 전도성을 갖는 덮개용 제2기판에 반도체 공정기술과 미세 가공기술을 활용하여 인터커넥션(interconnection) 및 봉착(sealing) 구조 패턴을 형성하고, 덮개용 제2기판의 패턴 홈을 절연체인 유리나 세라믹 재료로 채우고 화학적 기계 연마(chemical mechanical polishing; CMP)법을 통하여 덮개용 제2기판을 평탄화시킨 후 금속 박막을 증착하여 패터닝하며, 덮개용 제2기판을 전자 소자나 MEMS 소자가 일괄적으로 제작된 소자용 제1기판과 웨이퍼 레벨에서 정확히 정렬(align)하여 접합하며, 덮개용 제2기판 상부를 재차 화학적 기계 연마(CMP)법으로 연마한 다음 금속 전극 패턴을 형성함으로써, 전자 소자나 MEMS 소자의 인터커넥션(interconnection) 및 봉착(sealing)을 일괄적으로 행하며, 그리고 인터커넥션(interconnection) 및 봉착이 완료된 두 기판을 다이싱(dicing)하여 칩 규모 패키지(chip scale package)를 완성한다. 이와 같은 본 발명에 따른 패키지 방법은 다음과 같은 장점이 있다.
첫째, 본 발명에 따른 칩 규모 패키지(chip scale package)는 인터커넥션(interconnection)과 봉착(sealing) 패턴이 깊고, 넓게 형성되어 있는데도 불구하고, 새로운 기판 평탄화 방법을 사용함으로써 플립칩 형태로 외부시스템(PCB)에 표면실장이 용이하도록 기판 상부로 전극이 추출되어 있기 때문에 시스템의 경박단소화를 지향하는 모든 표면 실장형 전자 소자 및 MEMS 소자에 널리 활용될 수 있다.
둘째, 본 발명의 기반이 되는 기판 전극 분리 및 평탄화 기술은 유사한 구조를 가지는 다른 MEMS 공정의 한계를 극복하는데 핵심적인 역할을 할 수 있다.

Claims (7)

  1. (가) 전도성을 갖는 덮개용 제2기판에 반도체 공정기술과 미세 가공기술을 활용하여 인터커넥션(interconnection) 및 봉착(sealing) 구조 패턴을 형성하는 단계;
    (나) 상기 덮개용 제2기판의 패턴 홈을 절연체인 유리나 세라믹 재료로 채우고 화학적 기계 연마(chemical mechanical polishing; CMP)법을 통하여 상기 덮개용 제2기판을 평탄화시킨 후 금속 박막을 증착하여 패터닝하는 단계;
    (다) 상기 덮개용 제2기판을 전자 소자나 MEMS 소자가 일괄적으로 제작된 소자용 제1기판과 웨이퍼 레벨에서 정확히 정렬(align)하여 접합하는 단계;
    (라) 상기 덮개용 제2기판 상부를 재차 화학적 기계 연마(CMP)법으로 연마한 다음 금속 전극 패턴을 형성함으로써, 상기 전자 소자나 MEMS 소자의 인터커넥션(interconnection) 및 봉착(sealing)을 일괄적으로 행하는 단계; 및
    (마) 상기 인터커넥션(interconnection) 및 봉착이 완료된 두 기판을 다이싱(dicing)하여 칩 규모 패키지(chip scale package)를 완성하는 단계;를
    포함하는 것을 특징으로 하는 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법.
  2. 제1항에 있어서,
    상기 덮개용 제2기판은 불순물이 도핑되어 전도성을 갖는 반도체 기판 혹은 가공성이 있고 용융점이 소정 온도 이상으로 높은 금속 기판으로 형성된 것을 특징으로 하는 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법.
  3. 제2항에 있어서,
    상기 반도체 기판은 Si 웨이퍼로 이루어지고, 상기 금속 기판은 스테인레스스틸(stainless steel), 코바르(kovar)(Fe,Ni등의 합금), Cu 중 어느 한 금속으로 이루어진 것을 특징으로 하는 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법.
  4. 제1항에 있어서,
    상기 (가) 단계에서 상기 덮개용 제2기판에 인터커넥션(interconnection) 및 봉착(sealing) 구조 패턴을 형성하기 위하여 수백 ㎛의 깊은 트렌치(deep trench)를 형성하는 것을 특징으로 하는 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법.
  5. 제1항에 있어서,
    상기 (나) 단계에서 상기 덮개용 제2기판의 패턴 홈을 세라믹 재료로 채우는 공정은 상기 덮개용 제2기판 상부에 세라믹 원료 분말을 반죽한 것을 코팅한 후 압력을 가하여 상기 덮개용 제2기판 상에 형성된 홈 속으로 상기 세라믹 분말 반죽을 채워 넣은 다음 도가니에서 열처리를 하여 상기 기판 홈을 메꾸는 공정인 것을 특징으로 하는 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법.
  6. 제1항에 있어서,
    상기 (나) 단계에서 상기 덮개용 제2기판을 평탄화시키는 공정은 기계적 평탄화 공정과 화학적 평탄화 공정을 접목한 CMP 공정을 사용하여 상기 덮개용 제2기판 표면의 거칠기를 최소화하는 공정인 것을 특징으로 하는 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법.
  7. 제1항에 있어서,
    상기 (다) 단계는 solder bonding, eutectic bonding, zero gap bonding, anisotropic conductive film bonding, conductive epoxy bonding, anodic bonding 중 어느 한 접합법에 의해 이루어지는 것을 특징으로 하는 전자 및 MEMS 소자의 표면실장형 칩 규모 패키징 방법.
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