KR100370143B1 - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

반도체 소자의 콘택 플러그 형성 방법 Download PDF

Info

Publication number
KR100370143B1
KR100370143B1 KR10-2000-0046342A KR20000046342A KR100370143B1 KR 100370143 B1 KR100370143 B1 KR 100370143B1 KR 20000046342 A KR20000046342 A KR 20000046342A KR 100370143 B1 KR100370143 B1 KR 100370143B1
Authority
KR
South Korea
Prior art keywords
forming
contact hole
contact
semiconductor device
film
Prior art date
Application number
KR10-2000-0046342A
Other languages
English (en)
Other versions
KR20020013013A (ko
Inventor
김종석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0046342A priority Critical patent/KR100370143B1/ko
Publication of KR20020013013A publication Critical patent/KR20020013013A/ko
Application granted granted Critical
Publication of KR100370143B1 publication Critical patent/KR100370143B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 하부 금속배선과 상부 금속배선간을 연결하는 콘택(contact) 또는 비아(via)에서의 계면접촉저항을 낮추기 위한 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 반도체 기판상에 콘택홀을 갖는 층간절연막을 형성하는 제 1 단계; 상기 콘택홀 내부 및 층간절연막상에 반응물을 흡착시키는 제 2 단계; 상기 흡착된 반응물을 플라즈마 처리를 통하여 환원시켜 금속막을 형성하는 제 3 단계: 그리고 상기 금속막이 형성된 콘택홀 내부에 플러그를 형성하는 제 4 단계를 포함하여 형성하는 것을 특징으로 한다.

Description

반도체 소자의 콘택 플러그 형성 방법{Method for forming contact plug of Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 하부 금속배선과 상부 금속배선간을 연결하는 콘택(contact) 또는 비아(via)에서의 계면접촉저항을 낮추기 위한 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
이하, 종래의 반도체 소자의 콘택 플러그 형성 공정에 관하여 설명하면 다음과 같다.
일반적으로 하부 금속배선(또는 반도체기판)상에 층간절연막을 형성하고, 상기 하부 금속배선이 드러나도록 콘택홀을 형성한 후 콘택홀 내부에 텅스텐을 형성하여 텅스텐 플러그를 형성한다.
이 때, 하부 금속배선과의 접촉저항을 낮추기 위해서 텅스텐을 형성하기 전에 베리어금속막을 형성하는데 이를 글루 레이어(glue layer) 공정이라고 한다.
하부 금속배선과의 접촉저항을 낮추기 위해 형성하는 베리어 금속막은 보통 물리적 스퍼터(physical sputter) 방식의 RF 식각 및 물리적 기상 증착(Physical Vapor Deposition) 방식의 티타늄(Ti) 또는 IMP(Ionized Metal Plasma) 티타늄을 사용한다.
그리고, 콘택홀의 기저부의 불순물을 효과적으로 제거하고 하부 금속배선과의 오믹 콘택(ohmic contact)을 이루기 위해 상기의 물리적 스퍼터 방식으로 티타늄막을 두껍게 형성한다.
이 때 콘택홀의 상부(hole top) 모서리 지역에서 티타늄막의 두께가 증가하게 되어 오버행잉(overhanging)에 의한 네거티브 슬로프(negative slop)가 형성되고, 이로 인해 텅스텐 증착 공정중에서 플러그 내에 보이드(void)가 발생될 수 있다.
또한, 콘택홀 상부 지역의 티타늄 박막이 500Å의 두께로 두껍게 형성되면 텅스텐을 CMP공정으로 평탄화시켜 플러그를 형성할 때 단위 시간동안 식각비(removal rate)가 가장 낮은 티타늄막이 차지하는 비율이 높아져 이로 인해 전체적인 생산성을 떨어뜨리는 문제가 있다.
그리고, 스퍼터법에 의한 콘택홀 기저부의 두께 확보를 위해 개발된 IMP 티타늄의 경우는 추가적인 플라즈마 발생 장치등이 고가이고, 금속 이온(metal ion)에 의한 콘택홀 기저부의 손상등이 발생할 수 있다.
그래서 현재는 화학적 기상 증착(Chemical Vapor Deposition : CVD)법으로 티타늄을 증착하는 방법이 활발히 연구되고 있다.
그러나 상기와 같은 종래의 반도체 소자의 금속 배선 형성 방법은 다음과 같은 문제점이 있다.
첫째, CVD법에 의한 티타늄 증착은 반응물(반응기체와 환원기체)을 동시에 넣을 때 생기는 기체 상태 반응(gas phase reaction : heterogeneous reaction)등에 의해 우수한 콘포머러티(conformality)를 확보하기 힘들어 콘택홀 상부 부분의 증착두께가 두꺼워지는 문제가 발생한다.
둘째, 콘택홀 내부에 기체 상태 반응에 의해서 충분히 반응되지 않고 존재하는 불순물을 제거하기 위해서는 500℃이상의 기판 온도가 요구되기 때문에 배선공정에서 알루미늄 합금을 사용하는 텅스텐 플러그 형성공정에서 이 방법을 사용하는데 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 하부 금속배선과 상부 금속배선간을 연결하는 콘택(contact) 또는 비아(via)에서의 계면접촉저항을 낮추기 위해 반응기체의 흡착 및 플라즈마 처리를 통해 환원시켜 베리어금속막을 형성하고, 그 두께를 감소시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 1c는 본 발명에 의한 반도체 소자의 콘택 플러그 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호 설명
1 : 하부 금속배선 2 : 반사방지막
3 : 층간절연막 4 : 콘택홀
5 : TiCl45a : 티타늄막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 콘택 플러그 형성 방법은 반도체 기판상에 콘택홀을 갖는 층간절연막을 형성하는 제 1 단계; 상기 콘택홀 내부 및 층간절연막상에 반응물을 흡착시키는 제 2 단계; 상기 흡착된 반응물을 플라즈마 처리를 통하여 환원시켜 금속막을 형성하는 제 3 단계: 그리고 상기 금속막이 형성된 콘택홀 내부에 플러그를 형성하는 제 4 단계를 포함하여 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 콘택 플러그 형성 방법을 상세히 설명하면 다음과 같다.
도 1a 내지 1c는 본 발명에 의한 반도체 소자의 콘택 플러그 형성 방법을 나타낸 공정단면도이다.
본 발명의 콘택 플러그 형성 방법은 먼저 도 1a에 도시한 바와 같이, 반도체 기판 또는 하부금속배선(알루미늄)(1)상에 반사방지막(2)을 형성한 후, 상기 반사방지막(2)상에 층간절연막(Inter-Layer Dielectric, or Inter-Metal Dielectric)(3)을 형성한다.
여기서, 층간절연막(3)은 소자를 구동하기 위한 트랜지스터의 캐패시터나 금속 배선간을 절연시키거나, 다층 금속배선에서 상, 하부 금속배선의 절연을 위해 형성한다.
이어, 층간절연막(3)상에 감광막을 도포한 후 일정 영역이 드러나도록 노광및 현상공정을 통해 감광막을 선택적으로 패터닝한 후 패터닝된 감광막을 마스크로 층간절연막(3) 및 반사방지막(2)을 이방성식각하여 일정 영역의 하부금속배선(또는 반도체기판)(1)상에 콘택홀(4)을 형성한다.
이 때, 콘택홀(4)은 트랜지스터의 소오스/드레인 영역이나, 다층금속배선에서 하부금속배선상에 형성할 수 있다.
그리고, 콘택홀(4)의 기저부의 불순물들을 제거하기 위하여 세정(pre-cleaning)공정인 RF 식각(etch) 공정을 진행한다.
하지만 상기 불순물들은 이후에 진행할 환원성 플라즈마 처리에서 충분히 제거될 수 있어 상기 세정공정을 생략할 수 있다.
도 1b에 도시한 바와 같이, Ti를 함유하고 있는 반응기체, 예를 들어 TiCl4(5)를 콘택홀(4) 내부 및 층간절연막(3)상에 흡착시킨다.
이 때, 0.1mtorr∼100torr의 압력에서 TiCl4(5)를 10Å∼300Å의 두께로 흡착시킨다.
이어, 도 1c에 도시한 바와 같이, H2플라즈마와 같은 환원성 분위기의 플라즈마를 이용하여 상기 TiCl4(5)를 환원시켜 콘택홀(4) 내부 및 층간절연막(3)상에 티타늄막(5a)을 형성한다.
상기 플라즈마 처리시에 공정 압력은 0.1mtorr∼10torr이고, 이 때의 기판온도는 100℃∼600℃이다.
이 때, H2플라즈마에 의해 TiCl4(5) 물질이 환원되면서 부산물로 HCl이 발생하고, 상기 HCl로 인해 콘택홀(4) 기저부에 있는 금속 계통의 불순물등이 제거된다.
그리고 콘택홀(4)의 기저부에 요구되는 금속막의 두께 및 플라즈마 처리에서 환원되어 형성되는 흡착층(티타늄막)의 두께에 따라 도 1b 및 1c에 도시된 과정 즉, TiCl4(5) 기체를 흡착한 후 H2플라즈마에 의해 환원시켜 티타늄막(5a)을 형성하는 과정을 반복할 수 있다.
여기서, Ti를 함유하고 있는 반응기체 대신에, Ta를 함유하고 있는 반응기체인 TaCl5를 이용해도 된다.
이후에 도면에는 도시되지 않았지만, 티타늄막(5a)상에 CVD법으로 티타늄 나이트라이드(TiN)막을 형성하고, 전면에 텅스텐을 형성한 후 평탄화시켜 콘택홀(4) 내부에 텅스텐 플러그를 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 콘택 플러그 형성 방법에 있어서 다음과 같은 효과가 있다.
첫째, 접촉 저항 감소를 위한 티타늄막의 두께를 감소시킬 수 있어 증착공정에서의 생산성을 증대시킬 수 있을 뿐만 아니라, 텅스텐 플러그 형성 공정에서 야기되는 텅스텐 플러그 내의 보이드(void) 형성을 억제할 수 있다.
둘째, 단위 시간당 식각비(removal rate)가 가장 낮은 티타늄막의 두께를 감소시킴으로서 CMP 공정의 생산성을 향상시킬 수 있다.
셋째, 티타늄막을 형성할 때 고가장비인 CVD 장비 및 IMP 스퍼터 장비를 사용하지 않고, CVD 티타늄 나이트라이드를 형성하는 장비의 가스라인(gas line)만을 개조하여 사용할 수 있어, 티타늄막과 티타늄나이트라이드막을 형성하는 공정을 같은 곳(insitu)에서 진행할 수 있어 불순물이 개제되는 것을 방지할 수 있다.
따라서 콘택 접촉저항 감소를 기대할 수 있다.
넷째, 흡착물(TiCl4,TaCl5) 환원시 형성되는 부산물인 HCl을 이용하여 콘택홀 기저부에 존재하는 불순물들을 제거할 수 있어 RF 식각에 의한 세정공정을 생략할 수 있어 공정 단순화의 효과가 있다.

Claims (10)

  1. 반도체 기판상에 콘택홀을 갖는 층간절연막을 형성하는 제 1 단계;
    상기 콘택홀 내부 및 층간절연막상에 TiCl4또는 TaCl5를 반응물하여 흡착시키는 제 2 단계;
    H2플라즈마를 이용하여 흡착된 반응물을 환원시키고 부산물을 발생시키는 플라즈마 처리를 통하여 금속막을 형성하는 제 3 단계: 그리고
    상기 금속막이 형성된 콘택홀 내부에 플러그를 형성하는 제 4 단계를 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 플라즈마 처리는 0.1mtorr∼10torr의 공정압력에서 하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서, 상기 플라즈마 처리시에 반도체기판의 온도를 100∼600℃로 하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제 3 항에 있어서, 상기 부산물로 HCl이 발생되고, 상기 HCl이 콘택홀 기저부의 불순물을 제거하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제 1 항에 있어서, 상기 반응물을 10Å∼300Å의 두께로 흡착시키는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  8. 제 1 항에 있어서, 상기 반응물은 0.1mtorr∼100torr의 압력으로 흡착시키는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  9. 제 1 항에 있어서, 상기 제 2 단계와 제 3 단계를 반복하여 원하는 두께의 금속막을 형성하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  10. 삭제
KR10-2000-0046342A 2000-08-10 2000-08-10 반도체 소자의 콘택 플러그 형성 방법 KR100370143B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0046342A KR100370143B1 (ko) 2000-08-10 2000-08-10 반도체 소자의 콘택 플러그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0046342A KR100370143B1 (ko) 2000-08-10 2000-08-10 반도체 소자의 콘택 플러그 형성 방법

Publications (2)

Publication Number Publication Date
KR20020013013A KR20020013013A (ko) 2002-02-20
KR100370143B1 true KR100370143B1 (ko) 2003-01-30

Family

ID=19682624

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0046342A KR100370143B1 (ko) 2000-08-10 2000-08-10 반도체 소자의 콘택 플러그 형성 방법

Country Status (1)

Country Link
KR (1) KR100370143B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613343B1 (ko) * 2004-12-22 2006-08-21 동부일렉트로닉스 주식회사 반도체 소자의 제조 장치
CN101630656B (zh) * 2008-07-15 2012-01-25 中芯国际集成电路制造(上海)有限公司 形成接触孔及双镶嵌结构的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0290519A (ja) * 1988-09-28 1990-03-30 Hitachi Ltd 微細孔への金属穴埋め方法
JPH06204191A (ja) * 1992-11-10 1994-07-22 Sony Corp 金属プラグ形成後の表面処理方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0290519A (ja) * 1988-09-28 1990-03-30 Hitachi Ltd 微細孔への金属穴埋め方法
JPH06204191A (ja) * 1992-11-10 1994-07-22 Sony Corp 金属プラグ形成後の表面処理方法

Also Published As

Publication number Publication date
KR20020013013A (ko) 2002-02-20

Similar Documents

Publication Publication Date Title
US6686278B2 (en) Method for forming a plug metal layer
KR100599434B1 (ko) 반도체 소자의 금속배선 형성방법
US6949450B2 (en) Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
US8207060B2 (en) High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
KR100588887B1 (ko) 질화막 형성 방법, 반도체 장치의 배선 형성 방법
US6855632B2 (en) Cu film deposition equipment of semiconductor device
KR100332517B1 (ko) 에칭 방법 및 에칭 마스크
JP4804725B2 (ja) 半導体装置の導電性構造体の形成方法
US7256133B2 (en) Method of manufacturing a semiconductor device
KR100370143B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
JP2008305921A (ja) 半導体装置及びその製造方法
WO2002046489A1 (en) Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
US7488681B2 (en) Method for fabricating Al metal line
US7005387B2 (en) Method for preventing an increase in contact hole width during contact formation
US20070037378A1 (en) Method for forming metal pad in semiconductor device
US5915202A (en) Blanket etching process for formation of tungsten plugs
KR20020078623A (ko) 반도체소자의 배선 형성방법
KR100503312B1 (ko) 반도체 소자의 콘택 전극 제조 방법
KR100503965B1 (ko) 반도체 소자의 확산 방지막 형성 방법
KR20030021373A (ko) 반도체소자의 콘택 형성방법
JP2004055664A (ja) 半導体装置の製造方法
JP2009246379A (ja) 半導体集積装置の製造方法
JPH11219953A (ja) 銅配線の製造方法
KR20050122638A (ko) 반도체 소자의 금속배선 형성방법
KR20030054072A (ko) 배선 공정용 확산 방지막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee