KR100363555B1 - 에스오아이 트랜지스터의 플로팅 바디효과를 제거하기위한 에스오아이 반도체 집적회로 및 그 제조방법 - Google Patents

에스오아이 트랜지스터의 플로팅 바디효과를 제거하기위한 에스오아이 반도체 집적회로 및 그 제조방법 Download PDF

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Abstract

에스오아이(SOI; silicon on insulator) 반도체 집적회로 및 그 제조방법을 제공한다. 복수개의 고립된 트랜지스터 활성영역 및 적어도 하나의 바디콘택 활성영역이 에스오아이 기판 상에 형성된다. 트랜지스터 활성영역들 및 바디콘택 활성영역 사이에 트랜지스터 활성영역들 및 바디콘택 활성영역보다 얇은 반도체 잔여물층이 배치된다. 트랜지스터 활성영역들, 바디콘택 활성영역 및 반도체 잔여물층은 에스오아이 기판의 매립절연층 상에 배치된다. 반도체 잔여물층은 부분 트렌치 소자분리층에 의해 덮여진다. 서로 이웃한 트랜지스터 활성영역들 사이에 일 방향과 평행한 바(bar)형 완전 트렌치 소자분리층이 개재된다. 완전 트렌치 소자분리층은 이와 인접한 트랜지스터 활성영역의 측벽들 뿐만 아니라 매립절연층과 접촉한다. 트랜지스터 활성영역 상부를 가로지르는 절연된 게이트 패턴이 배치된다. 게이트 패턴은 완전 트렌치 소자분리층과 평행한 방향으로 배치된다. 따라서, 완전 트렌치 소자분리층은 트랜지스터 활성영역의 측벽들중 게이트 패턴과 평행한 측벽들과 접촉한다.

Description

에스오아이 트랜지스터의 플로팅 바디효과를 제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법{An SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same}
본 발명은 에스오아이(SOI; silicon on insulator) 기술에 관한 것으로, 특히 에스오아이 트랜지스터의 플로팅 바디효과를 제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법에 관한 것이다.
반도체 제조산업에 있어서, 반도체 집적회로의 동작속도를 개선시키기 위하여 기생 커패시턴스 및 저항성분을 감소시키기 위한 많은 노력이 있어 왔다. 에스오아이 트랜지스터는 적은 접합 커패시턴스 및 우수한 소자분리와 같은 장점들 때문에 저전력 및 빠른속도를 보이므로 벌크 트랜지스터에 비하여 우수하다고 알려져 왔다. 이에 더하여, 에스오아이 소자는 높은 집적도 뿐만 아니라 소프트 에러(soft error)에 대한 우수한 내성, 낮은 소모전력 및 우수한 래치업(latch-up) 내성과 같은 많은 장점들을 가지고 있다. 상기한 에스오아이 소자의 특징들에도 불구하고, 에스오아이 집적회로는 제조공정 및 소자설계와 관련된 기술적인 문제점들에 기인하여 상업적인 성공이 이루어지지 않고 있다.
도 1은 종래의 에스오아이 트랜지스터를 보여주는 개략적인 평면도이다. 또한, 도 2는 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도이고, 도 3은 도 1의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 1 내지 도 3을 참조하면, 에스오아이 기판은 지지기판(1), 상기 지지기판(1) 상의 매립절연층(3) 및 상기 매립절연층(3) 상의 제1 도전형의 반도체층(5)을 포함한다. 상기 반도체층(5)을 식각하여 상기 반도체층(5)의 두께보다 적은 깊이를 갖는 부분 트렌치 영역을 형성한다. 따라서, 상기 부분 트렌치 영역 아래에 반도체 잔여물층이 잔존한다. 상기 부분 트렌치 영역은 트랜지스터 활성영역(5b) 및 상기 트랜지스터 활성영역(5b)으로부터 떨어진 바디(body) 콘택 활성영역(5a)을 한정한다. 상기 부분 트렌치 영역은 소자분리층(7)으로 채워진다. 절연된 게이트 패턴(11)이 상기 트랜지스터 활성영역(5b)의 상부를 가로지른다. 상기 절연된 게이트 패턴(11)은 게이트 절연층(9)에 의해 상기 트랜지스터 활성영역(5b)과 전기적으로 절연된다. 상기 게이트 패턴(11)의 양 옆에 위치한 트랜지스터 활성영역(5b)에 제2 도전형의 소오스/드레인 영역(16)을 형성한다. 상기 소오스/드레인 영역(16)은 엘디디(LDD; lightly doped drain) 구조로 형성될 수 있다. 이러한 엘디디 구조의 소오스/드레인 영역은 저농도 영역(12)과 고농도 영역(15)을 포함하고, 상기 게이트 패턴(11)의 측벽에 형성된 스페이서(13)를 사용하여 구현할 수 있다. 여기서, 상기 소오스/드레인 영역(16)은 기생 커패시턴스를 감소시키기 위하여 상기 매립절연층(3)과 접촉되도록 형성한다. 상기 바디 콘택 활성영역(5a)에 제1 도전형의 불순물을 주입하여 웰 콘택영역(17)을 형성한다.
상술한 바와 같이, 종래의 에스오아이 기술은 기생 접합 커패시턴스의 측면에서 개선된 특성을 제공한다. 그러나, 상기 소오스/드레인 영역들의 하부측벽들이도 3에 보여진 바와 같이 상기 소자분리층 아래의 반도체 잔여물층과 접촉하므로 여전히 측벽 기생 커패시턴스가 존재한다. 이에 더하여, 상기 반도체 잔여물층이 트랜지스터 활성영역을 둘러싸므로 래치업 내성(latch-up immunity)이 감소된다. 따라서, 에스오아이 기술을 개선하여야 할 필요성이 요구된다.
따라서, 본 발명의 목적은 에스오아이 집적회로에 있어서 플로팅 바디효과를 제거하기 위한 기술을 제공하는 데 있다.
본 발명의 다른 목적은 에스오아이 집적회로에 있어서 기생 접합 커패시턴스를 감소시키고 래치업 내성을 개선시키기 위한 기술을 제공하는 데 있다.
도 1은 종래의 에스오아이 트랜지스터를 도시하는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'에 따라 종래의 에스오아이 트랜지스터를 설명하기 위한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'에 따라 종래의 에스오아이 트랜지스터를 설명하기 위한 단면도이다.
도 4는 본 발명에 따른 에스오아이 집적회로의 평면도이다.
도 5는 도 4의 Ⅲ-Ⅲ'에 따라 본 발명에 따른 에스오아이 집적회로를 설명하기 위한 단면도이다.
도 6은 도 4의 Ⅳ-Ⅳ'에 따라 본 발명에 따른 에스오아이 집적회로를 설명하기 위한 단면도이다.
도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 도 4의 Ⅲ-Ⅲ'에 따라 본 발명의 일 실시예에 따른 에스오아이 집적회로의 제조방법을 설명하기 위한 단면도들이다.
도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 도 4의 Ⅳ-Ⅳ'에 따라 본 발명의 일 실시예에 따른 에스오아이 집적회로의 제조방법을 설명하기 위한 단면도들이다.
상기 목적들을 달성하기 위하여, 본 발명에 따른 에스오아이 집적회로는 지지기판, 상기 지지기판 상의 매립절연층 및 상기 매립절연층 상의 제1 도전형의 반도체층을 포함하는 에스오아이 기판 상에 형성된다. 본 발명에 따른 에스오아이 집적회로는 복수개의 트랜지스터 활성영역과 상기 트랜지스터 활성영역들과 떨어진 적어도 하나의 바디 콘택 활성영역을 구비한다. 상기 트랜지스터 활성영역들 및 바디 콘택 활성영역은 상기 반도체층의 일 부분으로 이루어진다. 상기 트랜지스터 활성영역들 및 바디 콘택 활성영역 사이의 매립절연층은 반도체 잔여물층으로 덮여진다. 상기 반도체 잔여물층은 상기 트랜지스터 활성영역들 및 상기 바디 콘택 활성영역보다 얇다. 결과적으로, 상기 트랜지스터 활성영역들 및 상기 바디 콘택 활성영역 사이에 부분 트렌치 영역이 존재한다. 상기 부분 트렌치 영역은 부분 트렌치소자분리층으로 채워진다.
상기 각 트랜지스터 활성영역의 상부를 가로지르는 절연된 게이트 패턴이 배치된다. 상기 트랜지스터 활성영역들 사이에 완전 트렌치 소자분리층이 개재된다. 상기 완전 트렌치 소자분리층은 상기 게이트 패턴과 평행한 바(bar) 형태를 갖는다. 또한, 상기 완전 트렌치 소자분리층은 상기 트랜지스터 활성영역들 사이의 매립절연층과 접촉한다.
본 발명은 상기 게이트 패턴의 양 옆에 위치한 상기 트랜지스터 활성영역에 형성된 소오스/드레인 영역을 더 구비한다. 바람직하게는, 상기 소오스/드레인 영역은 상기 매립 절연층과 접촉한다. 또한, 상기 소오스/드레인 영역의 측벽들중 상기 게이트 패턴과 평행한 측벽들은 상기 완전 소자분리층과 접촉한다. 따라서, 서로 이웃한 상기 트랜지스터 활성영역들에 형성된 에스오아이 트랜지스터들은 상기 완전 트렌치 소자분리층에 의해 격리된다. 결과적으로, 상기 소오스/드레인 영역의 기생 접합 커패시턴스를 감소시킬 수 있음은 물론, 래치업 내성을 향상시킬 수 있다.
또한, 본 발명은 지지기판, 상기 지지기판 상의 매립절연층 및 상기 매립절연층 상의 제1 도전형의 반도체층으로 구성된 에스오아이 기판 상에 에스오아이 집적회로를 제조하는 방법을 제공한다. 이 방법에 따르면, 상기 반도체층의 소정영역을 식각하여 복수개의 트랜지스터 활성영역 및 상기 트랜지스터 활성영역들과 이격된 적어도 하나의 바디 콘택 활성영역을 한정하는 부분 트렌치 영역을 형성한다. 이때, 상기 부분 트렌치 영역 아래에 상기 반도체층보다 얇은 반도체 잔연물층이잔존한다. 상기 매립절연층이 노출될 때까지 상기 반도체 잔여물층의 일 부분을 선택적으로 식각하여 상기 트랜지스터 활성영역들 사이에 바(bar) 형 완전 트렌치 영역을 형성한다. 이때, 상기 완전 트렌치 영역과 인접한 트랜지스터 활성영역들의 측벽들이 노출된다. 상기 부분 트렌치 영역 및 상기 완전 트렌치 영역 내에 각각 부분 트렌치 소자분리층 및 완전 트렌치 소자분리층을 형성한다. 상기 트랜지스터 활성영역의 상부를 가로지르는 절연된 게이트 패턴을 형성한다. 상기 게이트 패턴은 상기 완전 트렌치 소자분리층과 평행하도록 형성된다.
이에 더하여, 본 발명은 상기 게이트 패턴 양 옆의 트랜지스터 활성영역에 상기 제1 도전형과 반대되는 제2 도전형의 소오스/드레인 영역을 형성한다. 상기 소오스/드레인 영역은 상기 매립절연층과 접촉하도록 형성한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 이하에서, 본 발명은 NMOS 트랜지스터 또는 PMOS 트랜지스터를 포함하는 에스오아이 집적회로를 예로 하여 설명되어지나, 본 발명은 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성된 씨모스(CMOS; complementary MOS) 회로를 갖는 에스오아이 집적회로에도 적용할 수 있다.
도 4는 본 발명에 따른 에스오아이 집적회로를 보여주는 평면도이다. 또한 도 5는 도 4의 Ⅲ-Ⅲ'에 따라 취해진 단면도이고, 도 6은 도 4의 Ⅳ-Ⅳ'에 따라 취해진 단면도이다.
도 4, 도 5 및 도 6을 참조하면, 제1 도전형의 반도체층의 소정영역에 부분 트렌치 소자분리층(157a)이 형성된다. 상기 제1 도전형은 p형 또는 n형이다. 상기반도체층, 즉 실리콘층은 매립절연층(153) 상에 적층되고, 상기 매립절연층(153)은 지지기판(151) 상에 위치한다. 상기 부분 트렌치 소자분리층(157a)은 복수개의 트랜지스터 활성영역(155b) 및 상기 트랜지스터 활성영역들(155b)과 이격된 적어도 하나의 바디콘택 활성영역(155a)을 한정한다. 상기 부분 트렌치 소자분리층(157a) 및 상기 매립절연층(153) 사이에는 반도체 잔여물층(155')이 개재된다. 상기 반도체 잔연물층(155')은 상기 바디콘택 활성영역(155a) 및 상기 트랜지스터 활성영역들(155b)보다 얇다. 상기 트랜지스터 활성영역들(155b) 사이에 x축과 평행한 바(bar)형의 완전 트렌치 소자분리층(157b)이 개재된다. 상기 완전 트렌치 소자분리층(157b)은 이와 인접한 트랜지스터 활성영역들(155b)의 측벽들과 접촉하고, 매립절연층(153)과도 접촉한다. 결과적으로, 상기 완전 트렌치 소자분리층(157b)에 의해 y축 상에 배열된 상기 복수개의 트랜지스터 활성영역들(155b)이 서로 격리된다. 상기 부분 트렌치 소자분리층(157a) 및 상기 완전 트렌치 소자분리층(157b)는 소자분리층(157)을 구성한다. 상기 트랜지스터 활성영역들(155b)의 측벽들중 y축과 평행한 측벽들은 상기 반도체 잔여물층(155')을 통하여 상기 바디콘택 활성영역(155a)과 전기적으로 연결된다.
절연된 게이트 패턴(161a)이 상기 트랜지스터 활성영역(155b)의 상부를 가로지르도록 배치되고, 상기 게이트 패턴(161a)은 부분 트렌치 소자분리층(157a)과 중첩된다. 상기 게이트 패턴(161a)은 상기 완전 트렌치 소자분리층(157b)과 평행하게 배치된다. 상기 게이트 패턴(161a) 및 상기 트랜지스터 활성영역(155b) 사이에는 게이트 절연층(159)이 개재된다.
상기 게이트 패턴(161a)의 양 옆에 위치한 트랜지스터 활성영역(155b)에 소오스/드레인 영역(166)이 형성된다. 상기 소오스/드레인 영역(166)은 상기 제1 도전형과 반대되는 제2 도전형을 갖는다. 바람직하게는, 상기 소오스/드레인 영역(166)은 상기 매립절연층(153)과 접촉한다. 상기 소오스/드레인 영역(166)은 저농도 영역(162) 및 고농도 영역(165)으로 구성된 엘디디(LDD; lightly doped drain) 구조를 가질 수 있다. 이러한 엘디디 형의 소오소/드레인 영역(166)은 상기 게이트 패턴(161a)의 측벽에 형성된 스페이서(163)을 사용하여 구현될 수 있다. 결과적으로, 상기 소오스/드레인 영역(166)의 측벽들중 상기 게이트 패턴(161a)과 평행한 측벽들은 상기 완전 트렌치 소자분리층(157b 또는 157b')과 접촉하고, 상기 소오스/드레인 영역(166)의 바닥은 상기 매립절연층(153)과 접촉한다. 따라서, 상기 소오스/드레인 영역(166)의 접합 커패시턴스가 현저하게 감소된다. 이에 더하여, 에스오아이 트랜지스터들 사이에 상기 완전 트렌치 소자분리층(157b)이 존재하므로 래치업 내성이 향상된다. 상기 바디 콘택 활성영역(155a)에는 제1 도전형의 웰 콘택 영역(167)이 형성된다. 따라서, 상기 웰 콘택 영역(167)은 상기 반도체 잔여물층(155')을 통하여 상기 소오스/드레인 영역들(166) 사이의 트랜지스터 활성영역(155b), 즉 바디영역과 전기적으로 연결된다.
도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a 및 도 12b는 본 발명에 따른 에스오아이 집적회로의 제조방법을 설명하기 위한 단면도들이다. 여기서, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a는 도 4의 Ⅲ-Ⅲ'에 따라 취해진 단면도들이고, 도 7b, 도 8b, 도 9b, 도 10b,도 11b 및 도 12b는 도 4의 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 7a 및 도 7b를 참조하면, 지지기판(151), 상기 지지기판(151) 상에 적층된 매립절연층(153) 및 상기 매립절연층 상에 적층된 제1 도전형, 예컨대 p형의 반도체층으로 구성된 에스오아이 기판 상에 제1 트렌치 마스크 패턴(MK1)을 형성한다. 상기 반도체층은 실리콘층일 수도 있고, 상기 반도체층 상에 상기 제1 트렌치 마스크 패턴(MK1)을 형성한다. 상기 제1 트렌치 마스크 패턴(MK1)을 식각 마스크로 사용하여 상기 반도체층을 식각하여 부분 트렌치 영역(T1)을 형성함과 동시에 적어도 하나의 바디콘택 활성영역(155a) 및 상기 바디콘택 활성영역(155a)과 이격된 복수개의 트랜지스터 활성영역(155b)을 한정한다. 상기 부분 트렌치 영역(T1)의 깊이는 상기 반도체층의 두께보다 작다. 따라서, 상기 부분 트렌치 영역(T1)의 아래에 상기 반도체층보다 얇은 반도체 잔여물층(155')이 잔존한다. 여기서, 상기 제1 트렌치 마스크 패턴(MK1)은 상기 반도체층 상에 제1 트렌치 마스크층을 증착하고 상기 제1 트렌치 마스크층을 패터닝하여 형성한다. 상기 제1 트렌치 마스크층은 패드산화막 및 패드질화막을 차례로 형성하여 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 부분 트렌치 영역(T1) 및 상기 제1 트렌치 마스크 패턴(MK1)을 포함하는 기판의 전면에 제2 트렌치 마스크층을 형성한다. 상기 제2 트렌치 마스크층은 포토레지스트막으로 형성하는 것이 바람직하다. 상기 제2 트렌치 마스크층을 통상의 사진공정으로 패터닝하여 상기 트랜지스터 활성영역들(155b) 사이의 상기 반도체 잔여물층(155')을 노출시키는 제2 트렌치 마스크 패턴(MK2)을 형성한다. 여기서, 상기 트랜지스터 활성영역(155b) 상의 제1 트렌치 마스크 패턴(MK1)은 상기 제2 트렌치 마스크 패턴(MK2)에 의해 노출될 수도 있다. 상기 제1 및 제2 트렌치 마스크 패턴들(MK1, MK2)을 식각 마스크로 사용하여, 상기 매립절연층(153)이 노출될 때까지 상기 노출된 반도체 잔여물층(155')을 식각한다. 그 결과, 상기 트랜지스터 활성영역(155b)들 사이에 바(bar)형 완전 트렌치 영역(T2)이 형성된다. 또한, 상기 완전 트렌치 영역(T2)은 상기 트랜지스터 활성영역들(155b)의 측벽들중 도 4의 x축과 평행한 측벽들 전체를 노출시킨다.
도 9a 및 도 9b를 참조하면, 상기 제2 트렌치 마스크 패턴(MK2)을 선택적으로 제거한다. 이어서, 상기 제2 트렌치 마스크 패턴(MK2)이 제거된 결과물 전면에 절연층을 형성한다. 상기 제1 트렌치 마스크 패턴(MK1)의 상부면이 노출될 때까지 상기 절연층을 평탄화시키어 상기 부분 트렌치 영역(T1) 및 상기 완전 트렌치 영역(T2)을 채우는 소자분리층(157)을 형성한다. 상기 절연층의 평탄화는 화학기계적 연마(CMP; chemical mechanical polishing) 공정 또는 에치백(etch-back) 공정을 사용하여 실시할 수 있다. 상기 소자분리층(157)은 상기 부분 트렌치 영역(T1)을 채우는 부분 트렌치 소자분리층(157a) 및 상기 완전 트렌치 영역(T2)을 채우는 완전 트렌치 소자분리층(157b)으로 구성된다. 결과적으로, 상기 완전 트렌치 소자분리층(157b)은 도 4의 x축과 평행한 바(bar) 형태를 갖는다.
도 10a 및 도 10b를 참조하면, 상기 제1 트렌치 마스크 패턴(MK1)을 제거하여 상기 바디콘택 활성영역(155a) 및 상기 트랜지스터 활성영역들(155b)을 노출시킨다. 상기 노출된 바디콘택 활성영역(155a) 및 상기 노출된 트랜지스터 활성영역들(155b) 상에 게이트 절연층(159)을 형성한다. 다음에, 상기 게이트 절연층(159)을 갖는 결과물 전면에 도전층(161)을 형성한다.
도 11a 및 도 11b를 참조하면, 상기 도전층(161)을 패터닝하여 상기 트랜지스터 활성영역(155b)의 상부를 가로지르는 절연된 게이트 패턴(161a)을 형성한다. 상기 게이트 패턴(161a)은 상기 완전 트렌치 소자분리층(157b)과 평행하도록 형성된다. 상기 게이트 패턴(161a)을 이온주입 마스크로 사용하여 상기 트랜지스터 활성영역(155b)에 1×1012 ion atoms/㎠ 내지 1×1014 ion atoms/㎠의 낮은 도우즈(dose)로 제2 도전형, 즉 n형의 불순물을 주입한다. 이에 따라, 상기 게이트 패턴(161a)의 양 옆에 제2 도전형의 저농도 영역(162)이 형성된다. 이어서, 상기 게이트 패턴(161a)의 측벽에 스페이서(163)를 형성한다.
상기 스페이서(163)를 갖는 기판 상에 소오스/드레인 이온주입 마스크(MK3)를 형성한다. 상기 소오스/드레인 이온주입 마스크(MK3)는 상기 트랜지스터 활성영역(155b)을 노출시키는 개구부를 갖는다. 상기 게이트 패턴(161a), 상기 스페이서(163) 및 상기 소오스/드레인 이온주입 마스크(MK3)를 이온주입 마스크로 사용하여, 상기 저농도 영역(162)에 1×1014 ion atoms/㎠ 내지 5×1015 ion atoms/㎠의 높은 도우즈(dose)로 제2 도전형의 불순물을 주입한다. 그 결과, 상기 게이트 패턴(161a)의 양 옆에 제2 도전형의 고농도 영역(165)이 형성된다. 상기 저농도 영역(162) 및 상기 고농도 영역(165)은 엘디디(LDD)형의 소오스/드레인 영역(166)을 구성한다. 상기 소오스/드레인 영역(166)의 바닥은 상기 매립절연층(153)과 접촉한다. 또한, 상기 소오스/드레인 영역(166)의 측벽들중 상기 게이트 패턴(161a)과 평행한 측벽들은 상기 완전 트렌치 소자분리층(157b)과 접촉한다. 따라서, 소오스/드레인 접합 커패시턴스를 현저히 감소시킬 수 있다.
도 12a 및 도 12b를 참조하면, 상기 소오스/드레인 이온주입 마스크(MK3)를 제거한다. 상기 소오스/드레인 이온주입 마스크(MK3)가 제거된 결과물 상에 웰 콘택 이온주입 마스크(MK4)를 형성한다. 상기 웰 콘택 이온주입 마스크(MK4)는 상기 바디콘택 활성영역(155a)를 노출시킨다. 상기 웰 콘택 이온주입 마스크(MK4)를 이온주입 마스크로 사용하여 상기 바디콘택 활성영역(155a)에 제1 도전형의 불순물을 주입한다. 이에 따라, 상기 바디콘택 활성영역(155a)에 제1 도전형의 웰 콘택 영역(167)이 형성된다. 결과적으로, 상기 웰 콘택 영역(167)은 상기 반도체 잔여물층(155')을 통하여 소오스/드레인 영역들(166) 사이의 트랜지스터 활성영역(155b), 즉 바디 영역과 전기적으로 연결된다.
본 발명은 상술한 실시예들을 참조하여 설명되어졌으나, 본 발명은 상술한 실시예들에 한정되지 않고 당업자의 기술적인 수준 및 본 발명의 사상 내에서 여러가지의 형태로 변형되어지는 것이 가능하다.
상술한 바와 같이, 본 발명은 소오스/드레인 영역들의 측벽들중 게이트 패턴과 평행한 측벽과 접촉하는 완전 트렌치 소자분리층이 존재하므로 접합 커패시턴스를 현저히 감소시킬 수 있다. 또한, 서로 이웃한 트랜지스터 활성영역들 사이에 바(bar)형 완전 트렌치 소자분리층이 존재하므로 래치업 내성을 향상시킬 수 있다.

Claims (13)

  1. 지지기판, 상기 지지기판 상에 적층된 매립절연층 및 상기 매립절연층 상에 적층된 제1 도전형의 반도체층으로 구성된 에스오아이(SOI; silicon on insulator) 기판 상에 형성된 에스오아이 반도체 집적회로에 있어서,
    상기 반도체층의 소정영역으로 이루어진 복수개의 트랜지스터 활성영역;
    상기 트랜지스터 활성영역들과 이격되고 상기 반도체층의 일 부분으로 이루어진 적어도 하나의 바디콘택 활성영역;
    상기 트랜지스터 활성영역 및 상기 바디콘택 활성영역 사이의 상기 매립절연층 상에 배치되고, 상기 반도체층보다 얇은 반도체 잔여물층;
    상기 반도체 잔여물층 상에 배치된 부분 트렌치 소자분리층;
    상기 각 트랜지스터 활성영역의 상부를 가로지르고 상기 부분 트렌치 소자분리층과 중첩된 절연된 게이트 패턴; 및
    상기 각 트랜지스터 활성영역의 측벽들중 상기 게이트 패턴과 평행한 측벽들과 접촉하고 상기 게이트 패턴과 평행한 바(bar) 형태를 갖되, 상기 매립절연층과 접촉하는 복수개의 완전 트렌치 소자분리층을 포함하는 에스오아이 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 제1 도전형은 p형 또는 n형인 것을 특징으로 하는 에스오아이 반도체집적회로.
  3. 제 1 항에 있어서,
    상기 반도체층은 실리콘층인 것을 특징으로 하는 에스오아이 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 게이트 패턴의 양 옆에 위치한 상기 트랜지스터 활성영역에 형성된 소오스/드레인 영역들을 더 포함하되, 상기 소오스/드레인 영역들은 상기 제1 도전형과 반대되는 제2 도전형이고 상기 매립절연층과 접촉하는 것을 특징으로 하는 에스오아이 반도체 집적회로.
  5. 제 1 항에 있어서,
    상기 바디콘택 활성영역에 형성된 웰 콘택 영역을 더 포함하되, 상기 웰 콘택 영역은 상기 제1 도전형인 것을 특징으로 하는 에스오아이 반도체 집적회로.
  6. 지지기판, 상기 지지기판 상에 적층된 매립절연층 및 상기 매립절연층 상에 적층된 제1 도전형의 반도체층으로 구성된 에스오아이(SOI; silicon on insulator) 기판 상에 에스오아이 반도체 집적회로를 제조하는 방법에 있어서,
    상기 반도체층의 일 부분을 식각하여 복수개의 트랜지스터 활성영역 및 상기트랜지스터 활성영역들과 이격된 적어도 하나의 바디콘택 활성영역을 한정하는 부분 트렌치 영역을 형성함과 동시에 상기 트랜지스터 활성영역들 및 상기 바디콘택 활성영역 사이에 상기 반도체층보다 얇은 반도체 잔여물층을 남기는 단계;
    상기 반도체 잔여물층의 소정영역을 식각하여 상기 트랜지스터 활성영역들 사이의 상기 매립절연층을 노출시키고 서로 평행한 복수개의 바(bar)형 완전 트렌치 영역을 형성하는 단계;
    상기 부분 트렌치 영역 및 상기 완전 트렌치 영역 내에 각각 부분 트렌치 소자분리층 및 완전 트렌치 소자분리층을 형성하는 단계; 및
    상기 각 트랜지스터 활성영역의 상부를 가로지르고 상기 부분 트렌치 소자분리층과 중첩된 절연된 게이트 패턴을 형성하는 단계를 포함하되, 상기 게이트 패턴은 상기 완전 트렌치 소자분리층들과 평행한 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
  7. 제 6 항에 있어서,
    상기 부분 트렌치 영역을 형성하는 단계는
    상기 반도체층 상에 제1 트렌치 마스크 패턴을 형성하는 단계; 및
    상기 제1 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체층을 상기 반도체층의 두께보다 얇은 소정의 두께만큼 식각하는 단계를 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 트렌치 마스크 패턴을 형성하는 단계는
    상기 반도체층 상에 제1 트렌치 마스크층을 형성하는 단계; 및
    상기 제1 트렌치 마스크층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 트렌치 마스크층은 상기 반도체층 상에 패드산화층 및 패드질화층을 차례로 적층시키어 형성하는 것을 특징으로 하는 에스오아이 집적회로의 제조방법.
  10. 제 7 항에 있어서,
    상기 완전 트렌치 영역을 형성하는 단계는
    상기 트랜지스터 활성영역들 사이의 상기 반도체 잔여물층을 노출시키고 서로 평행한 복수개의 바(bar)형 개구부를 갖는 제2 트렌치 마스크 패턴을 형성하는 단계;
    상기 제1 및 제2 트렌치 마스크 패턴들을 식각 마스크로 사용하여 상기 매립절연층이 노출될 때까지 상기 노출된 반도체 잔여물층을 식각하는 단계; 및
    상기 제2 트렌치 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
  11. 제 10 항에 있어서,
    상기 완전 트렌치 소자분리층 및 상기 부분 트렌치 소자분리층을 형성하는 단계는
    상기 제2 트렌치 마스크 패턴이 제거된 결과물 전면에 상기 부분 트렌치 영역 및 상기 완전 트렌치 영역을 채우는 절연층을 형성하는 단계;
    상기 제1 트렌치 마스크 패턴의 상부면이 노출될 때까지 상기 절연층을 평탄화시키는 단계; 및
    상기 제1 트렌치 마스크 패턴을 제거하여 상기 트랜지스터 활성영역들 및 상기 바디콘택 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
  12. 제 6 항에 있어서,
    상기 게이트 패턴의 양 옆에 위치한 상기 트랜지스터 활성영역에 소오스/드레인 영역을 형성하는 단계를 더 포함하되, 상기 소오스/드레인 영역은 상기 제1 도전형과 반대되는 제2 도전형의 불순물로 도우핑되고 상기 매립절연층과 접촉하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
  13. 제 12 항에 있어서,
    상기 바디콘택 활성영역에 웰 콘택 영역을 형성하는 단계를 더 포함하되, 상기 웰 콘택 영역은 상기 제1 도전형의 불순물로 도우핑된 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
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