KR100307047B1 - 에스.오.아이(soi) 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 SOI 반도체소자의 제조방법에 관한 것으로서, 매몰산화막아래의 실리콘기판까지 트렌치를 형성하고, 상기 트렌치에 몸체부분과 실리콘기판영역을 연결시켜 주는 도전층을 형성시켜 몸체 부유효과를 없애므로써 SOI 소자의 신뢰성을 확보할 수 있는 것이다.
Description
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로서, 특히 에스.오.아이(SOI : Silicon on Insulator) 기판을 사용하여 반도체 소자를 제조하는 방법에 관한 것이다.
현재 반도체 소자는 고집적화, 고속화, 저 전력화의 추세가 계속되고 있고 이에 따른 많은 문제들을 해결하기 위한 노력들이 지속적으로 이루어지고 있는바 그중 SOI(Silicon on Insulator)기판을 사용하여 트랜지스터를 제작하는 기술이 많은 각광을 받고 있다.
SOI(Silicon on Insulator) 기판을 사용하여 제작한 트랜지스터는 일반 다결정 실리콘기판을 사용한 트랜지스터에 비해 접합용량(Junction capacitor)이 작아 전체 회로속도를 증가시키고 저전압 동작이 가능하여 전력 소모를 줄일 수 있다.
또한, 매몰 산화층과 필드 산화막에 의해 완전 격리되는 구조는 래치업(Latch-up)과 활성영역(Active region)간 펀치 쓰루(Punchthrough)등에 완전히 무관하게 된다.
그리고, 웰 공정을 생략할 수 있기 때문에 전체 공정 스텝을 감소 시킬 수 있다.
이와 관련하여, 종래 기술을 도 1 내지 3 을 참조하여 설명하면 다음과 같다.
도 1 는 종래의 일반적 SOI 소자를 나타낸 레이아웃도이다.
또한, 도 2 는 도 1 의 Ⅱ-Ⅱ선에 따른 종래의 일반적 SOI 소자를 나타낸 단면도이다.
그리고, 도 3 은 도 1 의 Ⅲ-Ⅲ선에 따른 종래의 일반적 SOI 소자를 나타낸 단면도이다.
도 1 에 도시된 바와같이, 실리콘기판(미도시)상에 게이트산화막(미도시)이 배열되어 있고, 그 위에 폴리실리콘게이트라인(16)이 배열되어 있으며, 상기 게이트라인(16)양측에 절연막스페이서라인(17)이 배열되어 있다.
또한, 상기 게이트라인(16)하부에 일정간격을 두고 소오스/드레인접합영역라인(18)이 배열되어 있다.
도 2 에 도시된 바와같이, SOI 기판(11)에 제작한 소자는 매몰 산화막(12)과 필드영역(14)에 의해 완전 격리되는 구조를 가져 소자분리특성에서 일반 기판에 제작하는 소자에 비해 장점을 가진다.
그러나, 도 3 에 도시된 바와같이, 몸체(13)가 완전 고립되어 부유(Floating)됨에 의해 기생 바이폴라 효과(Parastic BJT Effect), 킨크 효과(Kink Effect) 등이 나타나기 때문에 소자의 특성면에서 여러 가지 문제점이 나타나게 된다.
이에 본 발명은 상기 종래 기술에 따른 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 제1 목적은 소자몸체의 부유효과를 없애므로써 SOI 소자의 신뢰성을 향상시킬 수 있는 SOI 반도체소자의 제조방법을 제공함에 있다.
도 1 는 종래의 일반적 SOI 소자를 나타낸 레이아웃도이다.
도 2 내지 도 3 는 종래의 일반적 SOI 소자를 나타낸 단면도.
도 4 내지 도 13 은 본 발명에 따른 SOI 반도체소자의 제조방법을 설명하기 위한 단면도 및 평면도로서, 도 9 는 도 8 의 Ⅸ-Ⅸ선에 따른 단면도이고, 도 12 는 도 11 의 ?-? 선에 따른 단면도이며, 도 13 은 도 11 의 ⅩⅢ-ⅩⅢ 선에 따른 단면도이다.
<도면의 주요부분에 대한 부호 설명>
11, 21 : 실리콘 기판 12, 22 : 매몰 산화층
13, 23 : 단결정 실리콘 층 23A : 트렌치
24 : 기판 접합 도전층 24a : 기판 접합 도전층 스페이서
14, 25 : 필드산화막 15, 26 : 게이트 산화막
16, 27 : 폴리실리콘 게이트 17, 28 : 절연막 스페이서
18, 29 : 소오스, 드레인 접합영역
상기 목적을 달성하기 위한 본 발명은, 실리콘기판상에 매몰절연막을 갖는 SOI 기판을 제공하는 공정과, 상기 SOI 기판상에 실리콘층을 형성하는 공정하는 공정과, 사진식각공정에의해 필드영역을 정의한후 식각공정에 의해 상기 매몰절연막아래의 실리콘기판의 일정깊이까지 식각하는 공정과, 상기 노출된 전체 구조의 상부에 제1 도전층을 형성하고, 사진식각공정에 의해 게이트가 형성될 영역만을 남기고 패터닝하는 공정과, 상기 패터닝된 제1 도전층을 이방성식각방법에 의해 선택적으로 제거하여 제1 도전층스페이서를 형성하는 공정과, 상기 전체구조의 상부에 절연막을 형성하여 평탄화시키는 공정과, 상기 절연막상에 게이트산화막과 제2 도전층을 차례로 형성하는 공정과, 게이트형성 마스크를 사용하여 제2 도전층을 패터닝하는 공정과, 상기 패터닝된 제2 도전층측면에 절연막스페이서를 형성하는 공정과, 상기 제2 도전층 양측에 SOI기판에 소오스/드레인접합영역을 형성하는 공정을 포함하여 구성됨을 특징으로한다.
이하, 본 발명에 따른 SOI 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 4 내지 도 6 은 SOI 반도체소자의 제조공정단면도이다.
도 4 내지 도 13 은 본 발명에 따른 SOI 반도체소자의 제조방법을 설명하기 위한 단면도 및 평면도로서, 도 9 는 도 8 의 Ⅸ-Ⅸ선에 따른 단면도이고, 도 12 는 도 11 의 ?-? 선에 따른 단면도이며, 도 13 은 도 11 의 ⅩⅢ-ⅩⅢ 선에 따른 단면도이다.
도 4 에 도시된 바와같이, 실리콘 기판(21)상에 매몰 절연막(22), 단결정 실리콘층(23)을 차례로 적층한다.
그다음, 도 5 에 도시된 바와같이, 감광막(미도시)을 이용한 사진 식각공정에 의해 필드영역을 정의한 후 건식 식각 공정에 의해 상기 매몰절연막(22) 아래 실리콘 기판(21) 일정 깊이까지 식각되도록 상기 단결정실리콘(23)과, 매몰절연막(22) 및 실리콘기판(21)을 에칭하여 트렌치(23A)를 형성한다.
이어서, 도 6 에 도시된 바와같이, 상기 트렌치(23A)를 포함한 노출된 구조의 상부에 폴리실리콘을 증착하여 기판 접합 도전층(24)을 형성한다.
그다음, 도 7 에 도시된 바와같이, 게이트 형성 마스크를 이용하여 상기 기판 접합 도전층(24)을 패터닝한다.
이어서, 도 8 및 도 9 에 도시된 바와같이, 상기 패터닝된 기판접합 도전층(24)을 이방성 식각방법을 이용하여 활성영역내의 기판접합 도전층부분을 제거하고, 필드영역내의 상기 트렌치(23A)의 측면에 기판 접합 도전층 스페이서(24A)를 형성한다.
그다음, 도 10 에 도시된 바와같이, 상기 도전층스페이서(24A) 및 필드영역의 홈을 포함한 전체 구조의 상부에 절연막(미도시)을 도포한 후 이를 평탄화시켜 필드 산화막(25)을 형성한다.
이어서, 도 11 내지 도 13 에 도시된 바와같이, 상기 전체 구조위에 게이트 산화막(26), 폴리 실리콘을 차례로 증착한 후 다시 게이트형성 마스크를 사용하여 폴리 실리콘 게이트(27)를 패터닝한다.
그다음, 상기 폴리실리콘 게이트(27)측면에 절연막 스페이서(28)을 형성하고, 상기 절연막스페이서(28)와 게이트(27)을 마스크로 상기 SOI 실리콘기판에 불순물을 주입하여 소오스-드레인 접합영역(29)을 차례로 형성한다.
이때, 도 12 에서와같이, 몸체 부분이 기판접합 도전층 스페이서(24A)를 통해 실리콘 기판(21)에 접촉되고 있는 것을 알 수 있다.
또한, 도 13 에서와같이, 상기와 같이 완성된 소자는 고립된 몸체(23)가 기판 접합 도전층 스페이서(24A)를 통해 실리콘 기판(21) 영역에 형성된 웰 영역에 접촉 됨으로써 몸체의 전위를 일정전위로 유지시켜 줄 수 있다.
그러므로 기생 바이폴라 효과(Parastic BJT Effect), 킨크 효과(Kink Effect)등이 발생하지 않게 되므로 소자의 신뢰성을 높일 수 있게 된다.
상기에서 설명한 바와같이, 본 발명에 따른 SOI 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 반도체소자의 제조시에 고립된 몸체가 기판접합 도전층 스페이서를 통해 실리콘기판(21)영역에 형성된 웰 영역에 접촉됨으로써 몸체의 전위를 일정 전위로 유지시켜 줄 수 있게 된다.
따라서, 기생 바이폴라효과(Parastic BJT Effect), 킨크 효과(Kink Effect) 등이 발생하지 않게 되므로 반도체소자의 신뢰성을 향상시킬 수 있다.
Claims (4)
- 실리콘기판상에 매몰절연막을 갖는 SOI 기판을 제공하는 공정과,상기 SOI 기판상에 실리콘층을 형성하는 공정하는 공정과,사진식각공정에의해 필드영역을 정의한후 식각공정에 의해 상기 매몰절연막아래의 실리콘기판의 일정깊이까지 식각하여 트렌치를 형성하는 공정과,상기 노출된 전체 구조의 상부에 제1 도전층을 형성하고, 사진식각공정에 의해 게이트가 형성될 영역만을 남기고 패터닝하는 공정과,상기 패터닝된 제1 도전층을 이방성식각방법에 의해 선택적으로 제거하여 상기 트렌치측면에 제1 도전층스페이서를 형성하는 공정과,상기 전체구조의 상부에 절연막을 형성하여 평탄화시키는 공정과,상기 절연막상에 게이트산화막과 제2 도전층을 차례로 형성하는 공정과,게이트형성 마스크를 사용하여 제2 도전층을 패터닝하는 공정과,상기 패터닝된 제2 도전층측면에 절연막스페이서를 형성하는 공정과,상기 제2 도전층 양측에 SOI기판에 소오스/드레인접합영역을 형성하는 공정을 포함하여 구성되는 것을 특징으로하는 SOI 반도체기판의 제조방법.
- 제 1 항에 있어서, 상기 매몰절연막아래의 실리콘기판의 일정깊이까지 에칭하여 트렌치를 형성하는 공정은 건식 또는 습식식각방법을 이용하는 것을 특징으로하는 SOI 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 매몰절연막은 산화막인 것을 특징으로하는 SOI 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 도전층 및 제2 도전층은 폴리실리콘인 것을 특징으로하는 SOI 반도체소자의 제조방법.
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