KR100360411B1 - 오프셋 전류를 자동 조절하는 위상 검출기 및 이를구비하는 위상동기 루프 - Google Patents

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Abstract

빠르고 안정적으로 위상을 동기시키는 동시에 불필요한 오프 셋 전류를 최소로 줄일 수 있는 위상 검출기가 개시된다. 상기 위상 검출기는 제 1입력신호 및 제 2입력신호의 위상차이에 비례하는 신호를 제 1출력단으로 출력하는 블락 및 기준전류신호에 제어되어 상기 제 1출력단에 흐르는 전류량을 결정하는 전류원을 구비하는 길버트 멀티플라이어 셀, 상기 제 1출력단의 신호에 응답하여 전류를 제 2출력단으로 출력하는 변환부, 상기 제 2출력단에 흐르는 전류량를 가변하는 가변전류원, 상기 제 1입력신호 및 상기 제 2입력신호에 응답하여 상기 가변전류원을 제어하는 가변전류원 제어부를 구비한다. 바람직하게는 상기 가변전류원 제어부는 카운터를 구비하며, 상기 카운터는 상기 제 2입력신호의 제 1클락의 제 1에지와 다음 클락의 상기 제 1에지 사이에 존재하는 상기 제 1입력신호의 상기 제 1에지의 개수를 출력하고, 상기 가변전류원은 상기 가변제어부의 출력신호 및 상기 기준전류신호에 비례하는 전류를 출력한다.

Description

오프셋 전류를 자동 조절하는 위상 검출기 및 이를 구비하는 위상동기 루프{Phase detector for automatically controlling offset current and Phase locked loop thereof}
본 발명은 위상 동기 루프(phase locked loop; 이하 'PLL'라 한다.)에 관한 것으로, 보다 상세하게는 오프셋 전류 자동 조절(offset current self control)하는 위상 검출기 및 이를 구비하는 PLL에 관한 것이다.
외부 클락에 동기되어 동작하는 반도체 메모리 또는 중앙처리 장치 등의 반도체 메모리 장치들은 클락버퍼와 클락 드라이버를 이용하여 내부클락을 발생하는데, 상기 내부클락은 상기 외부 클락에 비해 소정시간 지연되므로 반도체 장치의 고주파수 동작 특성을 저하시킨다.
즉, 외부 클락이 입력된 후 데이터가 출력되는 출력 데이터 엑세스 시간은 항상 외부클락이 발생 된 후 내부클락이 발생하는 시간보다 커진다. 따라서 내부 클락의 지연으로 인해 출력 데이터 엑세스 시간이 커지는 것과 같은 반도체 메모리 장치의 성능 저하를 방지하기 위하여 내부 클락을 외부 클락에 정확하게 동기시키기 위하여 PLL이 필요하다.
일반적으로 PLL은 위상에 대한 부 궤환 루프(negative feedback loop)를 사용하여 입력신호와 출력신호의 위상차이를 줄이거나 0이 되게 하는 비선형 아날로그 소자이다. 두 신호의 위상차이가 줄어들기 때문에 두 신호의 주파수도 같아지게 된다. PLL은 현재 통신 시스템이나 반도체 메모리 시스템의 고속화에 따른 클락동기(clock synchronization)에 없어서는 안 될 중요한 인터페이스(interface)로 널리 사용되고 있다.
도 1은 종래의 위상 동기루프를 나타내는 블락도이다. 도 1을 참조하면, PLL은 위상 검출기(phase detector; 이하 'PD'라 한다.), 전압 제어 발진기(voltage controlled oscillator; 이하 'VCO'라 한다.) 및 루프 필터(loop filter)를 구비한다.
PD(3)는 외부 클락(MODOUT)과 VCO(7)로부터 출력되는 내부클락(MIXOUT)사이의 위상차이를 감지하여 상기 위상차이에 상응하는 전류신호(PDOUT)를 루프필터(5)로 출력한다. 또한 루프 필터(5)는 PD(3)의 출력신호(PDOUT)에 응답하여 교류 성분을 제외한 직류 레벨 성분을 출력한다.
VCO(7)는 루프 필터(5)의 출력신호에 응답하여 내부클락(MIXOUT)을 출력한다.
도 2는 도 1의 위상검출기를 나타내는 회로도이다. PD(3A)는 길버트 멀티플라이어 셀(Gilbert multiplier cell; 이하 "길버트 셀'이라 한다.)을 구비한다. 길버트 셀(11)을 이용한 믹서형의 PD(3A)는 위상이 동기되지 않은 경우(out of lock)에 주파수 차이를 줄이지 못하는 문제점이 있다.
따라서 이를 개선하기 위하여 종래에는 오프 셋 전류원(10)에 의하여 기준전류신호(Ifer)에 비례하는 일정한 크기의 오프 셋 전류(offset current)를 PLL의 초기 동작에서부터 노드 (n3)로 계속 출력하여 내부클락의 주파수를 스웹(sweep)시켜 동기(lock)상태로 만들고 락킹 시간(locking time)도 조절한다.
그러나 종래의 길버트 셀 및 일정량의 오프 셋 전류를 흘려주는 PD(3A) 및 이를 구비하는 PLL은 동기 상태(lock)에 도달 한 경우에도 일정한 오프 셋 전류를 노드 n3으로 출력하기 때문에 불필요한 전류를 소모하는 단점 및 최적의 오프 셋 전류를 찾기 위하여 수 차례의 반복 실험을 해야 하는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적인 과제는 위상이 동기가 되지 않은 경우에 빠르고 안정적으로 위상을 동기시키는 동시에 불필요한 오프 셋 전류를 최소로 줄일 수 있는 위상 검출기 및 이를 구비하는 PLL을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 위상 동기루프를 나타내는 블락도이다.
도 2는 도 1의 위상검출기를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 위상 검출기를 나타내는 회로도이다.
도 4는 본 발명의 실시예에 따른 위상 검출기의 입출력파형을 나타내는 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따르면, 위상검출기는 길버트 셀, 변환부, 가변전류원, 스위치, 및 가변전류원 제어부를 구비한다.
길버트 셀은 제 1입력신호 및 제 2입력신호의 위상차이에 비례하는 신호를 제 1출력단으로 출력하는 블락 및 기준전류신호에 제어되어 상기 제 1출력단에 흐르는 전류량을 결정하는 전류원을 구비하고, 변환부는 상기 제 1출력단의 전압신호에 응답하는 전류를 제 2출력단으로 출력한다.
가변전류원은 상기 제 2출력단에 흐르는 전류량를 가변하며, 가변전류원 제어부는 상기 제 1입력신호 및 상기 제 2입력신호에 응답하여 상기 가변전류원을 제어한다. 상기 위상 검출기는 상기 제 2출력단을 리세트하기 위한 스위치를 상기 제 2출력단 및 접지전원 사이에 더 구비한다.
바람직하게는 상기 가변전류원 제어부는 카운터를 구비하며 상기 카운터는 상기 제 2입력신호의 임의의 제 1클락의 제 1에지와 다음 클락의 상기 제 1에지 사이에 존재하는 상기 제 1입력신호의 상기 제 1에지의 개수를 출력하고, 상기 가변전류원은 상기 가변제어부의 출력신호 및 상기 기준전류신호에 비례하는 전류를 출력한다.
또한 본 발명의 일 실시예에 따른 위상 동기루프는 위상검출기, 루프필터 및 전압제어 발진기를 구비하며, 상기 위상검출기는 상술한 기술내용을 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 위상 검출기를 나타내는 회로도이다. PD (3B)는 길버트 셀(31), 변환부(33), 가변전류원(30), 스위치(S2) 및 가변전류원 제어부(40)을 구비한다.
길버트 셀 (31)은 드라이버 트랜지스터 또는 하부 트랜지스터라고 불리는 이미터 결합된 트랜지스터 쌍(Q39, Q41), 상위 트랜지스터 또는 스위치 또는 액티브 믹서 트랜지스터라고 불리는 이미터 결합된 트랜지스터 쌍이 교차 결합된 한 쌍의 트랜지스터(31, Q33 및 Q35, Q37)를 구비한다.
길버트 셀 (31)의 출력단(n5 및 n6)은 트랜지스터(Q31, Q37)의 베이스와 트랜지스터 (Q33, Q35)의 베이스 사이로 1입력신호(MODout)가 입력되고, 트랜지스터 (Q39, Q41)의 베이스로 제 2입력신호(MIXout)가 입력되면, 제 1입력신호(MODout) 및 제 2입력신호(M)의 위상차이에 비례하는 전압신호를 출력한다.
또한 길버트 셀은 전류원 (35)를 더 구비한다.전류원 (35)는 전류미러로 구성되며, 전류 미러는 이미터 결합된 트랜지스터 쌍 (Q39, Q41)의 이미터에 컬렉터가 접속되며 이미터가 접지전원에 접속되는 트랜지스터 (Q45) 및 컬렉터로 기준전류 신호(Iref)가 입력되며 이미터가 접지전원에 접속되며, 베이스가 트랜지스터 (Q45)의 베이스 및 컬렉터에 접속되는 트랜지스터 (Q43)을 구비한다.
전류원 (35)는 트랜지스터 Q43 및 Q45의 베이스와 이미터는 공유되어 있으므로 트랜지스터 Q43의 컬렉터에 기준전류신호(Iref)가 입력되고 트랜지스터 Q43 및 Q45의 이미터 면적이 동일하다면 트랜지스터 Q45의 컬렉터에도 기준전류신호(Iref)와 거의 같은 전류가 흐른다.
따라서 노드 n5에 I1의 전류가 흐른다고 가정하고, 노드 n6에 I2의 전류가 흐른다고 가정하면, 트랜지스터 Q45의 컬렉터에 흐르는 전류는 노드 n5에 흐르는 전류 I1과 노드 n6에 흐르는 전류의 합 (Iref = I1 + I2)과 같다.
따라서 기준전류신호(Iref)에 의하여 노드 n5및 노드 n6에 흐르는 전류 I1 및 I2를 결정할 수 있다.
변환부 (33)은 다수개의 전류 미러를 구비한다. 즉 노드 n5에 흐르는 전류 I1은 트랜지스터 Q47 및 Q51에 의하여 트랜지스터 Q51의 컬렉터로 미러링되므로 Q51의 컬렉터에는 I1의 전류가 흐르고 또한 노드 n6에 흐르는 전류 I2는 트랜지스터 Q49 및 Q53에 의하여 트랜지스터 Q53의 컬렉터로 미러링되므로 Q53의 컬렉터에는 I2의 전류가 흐른다.
그리고 트랜지스터 Q55 및 Q57에 의하여 트랜지스터 Q55의 컬렉터에 흐르는 전류 I1는 트랜지스터 Q57의 컬렉터로 미러링된다.
따라서 PD의 출력단인 노드 n7에 흐르는 전류는 노드 n5 및 노드 n6을 흐르는 전류의 차(I1 - I2)와 같다.
도 4는 본 발명의 실시예에 따른 위상 검출기의 입출력파형을 나타내는 타이밍도이다. 도 3 및 4를 참조하여 옵셋 전류가 자동으로 조절되는 경우를 설명한다.
가변전류원 제어부 (40)은 N-비트 에지 카운터로 구성될 수 있다. N-비트 에지 카운터 (40)은 제 2입력신호(MIXout)의 임의의 하나의 클락의 제 1에지(예컨대 상승에지)와 다음 클락의 제 1에지(예컨대 상승에지) 사이에 존재하는 제 1입력신호(MODout)의 제 1에지(상승 에지)의 개수(N)를 출력한다.
도 4의 (a)구간을 예를 들면, 제 2입력신호(MIXout)의 첫번째 클락의 상승에지와 두번째 클락의 상승에지 사이에, 제 1입력신호(MODout)의 클락은 4개의 상승 에지를 갖는다.
또한, 도 4의 (e)구간을 예를 들면, 제 2입력신호(MIXout)의 다섯번째 클락의 상승에지와 여섯번째 클락의 상승에지 사이에, 제 1입력신호(MODout)의 클락은 1개의 상승 에지를 갖는다.
가변전류원 (30)의 Ioffset전류는 수학식 1과 같이 표현된다.
여기서 α는 위상 검출기의 출력단, 즉 노드 n7로 출력되는 전류의 계수이며, 조절 가능한 실수이다. 바람직하게는 α는 0.35 내지 0.45이다.
그러므로 도 4의 (a), (b)구간의 경우 가변전류원 (30)은 3αIref의 오프 셋전류를 출력하고, 도 4의 (e) 및 (f)구간의 경우 가변전류원 (30)은 오프 셋 전류를 출력하지 않는다.
스위치 S2는 위상 검출기 (3B)를 리세트하기 위한 스위치이다.
또한 본 발명의 일실시예에 따른 위상 검출기를 구비하는 위상동기 루프는 도 1과 기본적인 구성이 유사하므로 별도로 도시하지 않는다.
위상 검출기는 외부 클락(MODOUT)과 전압제어 발진기로부터 출력되는 내부클락(MIXOUT)사이의 위상차이를 감지하여 상기 위상차이에 상응하는 전류신호 (PDout)를 루프필터로 출력한다.
본 발명에 따른 위상 검출기에서 출력되는 전류신호(PDout)는 다음과 같이 표현될 수 있다.
루프 필터는 위상 검출기의 출력신호(PDout)에 응답하여 교류 성분을 제외한 직류 레벨 성분을 출력한다. 전압제어 발진기는 루프 필터의 출력신호에 응답하여 내부 클락(MIXOUT)을 출력한다.
예컨대 가변전류원 제어부 (40)의 출력인 N이 1인 경우 본 발명에 따른 가변전류원 (30)은 0의 옵셋 전류를 노드 n7로 출력한다.
따라서 본 발명에 따른 위상 검출기 및 이를 구비하는 위상 동기 루프는 위상 검출이 빠르고 안정적으로 동기(lock)를 유지하기 위하여 옵셋 전류를 자동적으로 조절하므로 종래의 위상 검출기 및 이를 구비하는 위상 동기루프보다 전류소모를 줄일 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 위상검출기 및 이를 구비하는 위상동기루프는 빠르고 안정적으로 위상을 동기시키는 동시에 불필요하게 소비되는 오프 셋 전류를 최소로 줄일 수 있다.

Claims (8)

  1. 제 1입력신호 및 제 2입력신호의 위상차이에 비례하는 신호를 제 1출력단으로 출력하는 길버트 코어블락 및 기준전류신호에 제어되어 상기 제 1출력단에 흐르는 전류량을 결정하는 전류원을 구비하는 길버트 셀;
    상기 제 1출력단의 신호에 응답하여 전류를 제 2출력단으로 출력하는 변환부;
    상기 제 2출력단에 흐르는 전류량를 가변하는 가변전류원;
    상기 제 1입력신호 및 상기 제 2입력신호에 응답하여 상기 가변전류원을 제어하는 가변전류원 제어부를 구비하는 것을 특징으로 하는 위상검출기.
  2. 제 1항에 있어서, 상기 위상 검출기는
    상기 제 2출력단을 리세트하기 위한 스위치를 상기 제 2출력단 및 접지전원 사이에 더 구비하는 것을 특징으로 하는 위상 검출기.
  3. 제 2항에 있어서, 상기 가변전류원 제어부는,
    카운터를 구비하며,
    상기 카운터는 상기 제 2입력신호의 제 1클락의 제 1에지와 다음 클락의 상기 제 1에지 사이에 존재하는 상기 제 1입력신호의 상기 제 1에지의 개수를 출력하는 것을 특징으로 하는 위상 검출기.
  4. 제 1항에 있어서, 상기 가변전류원은 상기 가변제어부의 출력신호 및 상기 기준전류신호에 비례하는 전류를 출력하는 것을 특징으로 하는 위상 검출기.
  5. 외부 클락과 내부클락사이의 위상차이를 감지하여 상기 위상차이에 상응하는 신호 출력하는 위상검출기, 상기 위상검출기의 출력신호에 응답하여 직류 성분을 출력하는 루프필터 및 상기 루프 필터의 출력신호에 응답하여 상기 내부클락을 출력하는 전압제어 발진기를 구비하고,
    상기 위상 검출기는,
    상기 외부클락 및 상기 내부클락의 위상차에 비례하는 신호를 제 1출력단으로 출력하는 길버트 코어블락 및 기준전류신호에 제어되어 상기 제 1출력단에 흐르는 전류량을 결정하는 전류원을 구비하는 길버트 셀;
    상기 제 1출력단의 신호에 응답하는 전류를 제 2출력단으로 출력하는 변환부;
    상기 제 2출력단에 흐르는 전류량를 가변하는 가변전류원;
    상기 외부클락 및 상기 내부클락에 응답하여 상기 가변전류원을 제어하는 가변전류원 제어부를 구비하는 것을 특징으로 하는 위상 동기루프.
  6. 제 5항에 있어서, 상기 위상 검출기는
    상기 제 2출력단을 리세트하기 위한 스위치를 상기 제 2출력단 및 접지전원 사이에 더 구비하는 것을 특징으로 하는 위상 동기루프.
  7. 제 5항에 있어서, 상기 가변전류원 제어부는,
    카운터를 구비하며,
    상기 카운터는 상기 내부클락의 제 1에지와 다음 클락의 상기 제 1에지 사이에 존재하는 상기 외부클락의 상기 제 1에지의 개수를 출력하는 것을 특징으로 하는 위상 동기루프.
  8. 제 5항에 있어서, 상기 가변전류원은 가변제어부의 출력신호 및 상기 기준전류신호에 비례하는 전류를 출력하는 것을 특징으로 하는 위상 동기루프.
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