KR100354649B1 - 저유전율 층간절연막을 갖는 반도체장치 및 그 제조방법 - Google Patents

저유전율 층간절연막을 갖는 반도체장치 및 그 제조방법 Download PDF

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Abstract

반도체장치는 반도체기판상에 제 1 절연막을 구비한다. 상기 제 1 층간절연막상에 부분적으로 배선패턴들이 형성된다. 상기 제 1 절연막과 상기 배선패턴들을 덮도록 제 2 절연막이 형성된다. 상기 제 2 절연막상에 제 3 절연막이 형성된다. 이 경우에, 적어도 상기 제 1 절연막의 상부표면부분이 제 2 절연막보다 낮은 수분함유율을 갖는다.

Description

저유전율 층간절연막을 갖는 반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH LOW PERMITTIVITY INTERLAYER INSULATING FILM AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체장치 및 그 제조방법에 관한 것이다. 보다 상세하게는, 저유전율 물질을 사용하는 SOG막(spin on glass)이 층간절연막의 일부분으로서 형성되는 반도체장치 및 그 제조방법에 관한 것이다.
종래에는, SOG절연막은 스핀코팅방법에 의해 형성된다. 층간절연막의 일부분으로서 SOG등을 사용하는 기술은 배선패턴에 기인하여 기판의 표면에 형성되는요철을 제거하기 위해 사용된다.
그러나, 실리케이트 물질을 사용하는 종래의 SOG막에서는, 다음과 같은 문제점이 있다. 즉, 첫째는, ① 베이킹공정시에 퇴적수축이 크기 때문에 크랙이 쉽게 발생된다. 둘째는, ② 스핀코팅방법이 1회 수행될 때 SOG막의 막두께가 최대 200nm이기 때문에, 두꺼운 SOG막을 형성하기 위해서는 스핀코팅방법을 여러번 수행하여야 한다. 그리고, 셋째는, ③ SOG막의 유전율이 CVD법에 의해 형성되는 SiO2의 유전율과 거의 동일하기 때문에, 배선패턴간의 용량을 감소시키기 위해서 저유전율을 갖는 또 다른 물질이 요구된다. 이러한 이유로, 상술한 문제점을 해결하기 위하여 HSQ(Hydrogen Silisesquoxane : (HSiO3/2)n)을 사용하는 SOG막이 제안되고 있다.
도 1a 내지 도 1d는 제조방법에 있어서 층간절연막의 일부분으로 SOG막을 사용하는 반도체장치의 단면도이다. 이 방법은 "PLANARIZATION PERFORMANCE OF FLOWABLE OXIDETMIN THE SUB-0.5㎛ REGIME" (Advanced Metallization and Interconnect Systems for ULSI Applications, 1995, pp.121-125)에서 제시되어 있다.
도 1a에 도시된 바와 같이, 실리콘기판(501)상에 재로원으로서 TEOS(Tetraethoxysilane)를 사용하여 플라즈마 CVD방법으로, 하부 층간절연막으로서 실리콘산화막(502)이 형성된다. 이 층간절연막(602)상에 금속배선패턴(503)을 형성한 후에, 재로원으로서 TEOS를 사용하여 플라즈마 CVD방법으로, 라이너산화막(504)을 형성하여 금속배선패턴(503)을 덮는다.
다음에, 도 1b에 도시된 바와 같이, HSQ을 스핀-코팅하여 HSQ-SOG막(505)을형성한다. 그리고, 이 HSQ-SOG막(505)을 베이크한다.
다음에, 도 1c에 도시된 바와 같이, 재로원으로서 TEOS를 사용하여 플라즈마 CVD방법으로, HSQ-SOG막(505)상에 실리콘산화막(506)을 형성한다.
다음에, 도 1d에 도시된 바와 같이, 이 실리콘산화막(506)은 CMP(chemical mechanical polishing)방법으로 평탄화되어 상부 층간절연막(507)을 형성한다.
이와 유사한 방법이 일본 특개평 제7-240460호 및 특개평 제8-111458호에 개시되어 있다.
그러나, 상술한 구조의 층간절연막들에서는 문제점이 있다. 즉, HSQ막의 베이킹시에 TEOS계 재료가스를 사용하는 하부 실리콘산화막으로부터 수분이 이탈되기 때문에 HSQ막의 유전율이 증가한다. 비교실험을 위해, 비교샘플로서, 고밀도플라즈마를 사용한 CVD방법에 의해 실리콘산화막으로 전체 층간절연막을 제작한다. 도 1a 내지 도 1d에 도시된 종래예와 이 비교샘플에서, 메탈배선패턴들은 0.3㎛의 공간을 갖도록 형성된다. 상기 두 예에서 메탈배선패턴들간의 용량을 측정하면, 종래예의 메탈배선패턴들간의 용량은 비교샘플의 메탈배선패턴들간의 용량의 110%를 갖는다. 즉, 저유전율막인 HSQ막은 실리콘산화막보다 높은 유전율을 갖는다. 이는 HSQ막의 베이킹시에 하부막으로부터 발생되는 수분이 HSQ막으로 침투하기 때문에, Si-H결합이 감소하고 Si-OH결합이 증가하는 데서 기인하는 것으로 유추된다. HSQ막의 유전율은 Si-H결합이 감소하고 Si-OH결합이 증가할 수록 높아진다. HSQ막의 유전율은 HSQ막이 산소를 포함하는 분위기에서 베이크될 때 높아진다는 것을 알 수 있다. 따라서, 동일한 현상이 발생하는 것으로 추정된다.
HSQ막이 상부 절연막으로 덮여있을 경우에, 하부 절연막과 비교하여, HSQ막이 상부 절연막에 의해 크게 영향을 받지 않는다. 그러나, 이 상부 절연막과 접촉하는 HSQ막의 부분에서는 Si-OH결합이 증가하고 Si-H결합이 감소한다.
본 발명은 상술한 문제점을 해결하기 위한 것이다. 따라서, 본 발명의 목적은, 베이킹공정시에 저유전율막에 접촉하는 또 다른 절연막으로부터 공급되는 수분에 의해, HSQ막등의 저유전율막에서 Si-H결합이 감소하는 것을 방지할 수 있는 반도체장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, HSQ막등의 저유전율막의 유전율이 증가하는 것을 방지할 수 있는 반도체장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, 상술한 반도체장치를 제조하는 방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 제조방법에 있어서의 반도체장치의 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체장치의 구조를 설명하는 단면도이다.
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 의한 제조방법에 있어서의 반도체장치의 단면도이다.
도 4는 본 발명의 제 2 실시예에 따른 반도체장치의 구조를 설명하는 단면도이다.
도 5a 내지 도 5d는 본 발명의 제 2 실시예에 의한 제조방법에 있어서의 반도체장치의 단면도이다.
※도면의 주요부분에 대한 부호의 설명
101,201,301,401,501 : 실리콘기판 102,202 : 제 1 층간절연막
302,402,502 : 실리콘산화막 103,203,303,403,503 : 금속배선
204 : 라이너 절연막 404 : SiON막
504 : 라이너 산화막 105,205 : 저유전율 SOG막
305,405,505 : HSQ-SOG막 106,206 : CVD절연막
306,406,506 : 실리콘산화막 107,207 : 제 2 층간절연막
507 : 층간절연막
본 발명의 목적을 달성하기 위하여, 반도체장치는 반도체기판상에 형성된 제1 절연막을 구비한다. 상기 제 1 절연막상에 배선패턴들이 부분적으로 형성된다. 상기 제 1 절연막과 상기 배선패턴들의 적어도 일부분을 덮도록 제 2 절연막이 형성된다. 상기 제 2 절연막상에 제 3 절연막이 형성된다. 이 경우에서, 적어도 상기 제 1 절연막의 상부표면부는 상기 제 2 절연막보다 낮은 수분함유율을 갖는다.
또한, 본 발명의 반도체장치는 상기 제 1 절연막과 상기 배선패턴들을 덮도록 형성된 라이너절연막을 구비한다.
상기 제 2 절연막은 3.5보다 작은 상대유전율을 갖고 있고, 상기 제 2 절연막은 Si-H결합을 구비한다.
상기 제 1 절연막의 상부표면부는 0.02wt%보다 낮은 수분함유율을 갖는다. 이 경우에, 상기 제 2 절연막은 PSG막과 BPSG막을 포함한 실리콘산화막, 실리콘산화질화막(SiON), 실리콘질화막, 그리고 불소를 함유한 실리콘산화막중의 하나로 형성된다.
또한, 적어도 상기 제 3 절연막의 하부표면부는 0.02wt%보다 낮은 수분함유율을 갖는다. 상기 제 3 절연막은 PSG막과 BPSG막을 포함한 실리콘산화막, 실리콘산화질화막(SiON), 실리콘질화막, 그리고 불소를 함유한 실리콘산화막중의 하나로 형성된다.
본 발명의 또 다른 목적을 달성하기 위해서, 반도체장치 제조방법은,
적어도 제 1 절연막의 상부표면부분이 제 1 수분함유율을 갖도록 반도체기판상에 상기 제 1 절연막을 형성하는 단계와,
상기 제 1 절연막상에 배선패턴들을 형성하는 단계와,
상기 제 1 절연막과 상기 배선패턴들을 덮도록 상기 제 1 수분함유율보다 낮은 제 2 수분함유율을 갖는 제 2 절연막을 형성하는 단계와, 그리고
상기 제 2 절연막상에 제 3 절연막을 형성하는 단계를 구비한다.
이 경우에, 상기 제 2 절연막은 HSQ 또는 폴리실라잔을 사용하여 스핀코팅방법에 의해 형성된다. 제 2 절연막을 형성하기 위하여, 소정의 시간동안 소정온도에서 스핀코팅방법에 의해 형성된 상기 제 2 절연막에 제 1 열처리가 수행되고, 상기 제 2 수분함유율은 상기 제 1 열처리후의 수분함유율이다.
또한, 상기 제 1 절연막은 반응소오스로서 Si-H결합을 갖는 유기실란 또는 SiH4가스를 사용하여 CVD방법에 의해 형성될 수 있다. 상기 제 1 절연막은 SiO2, P또는 B를 포함하는 SiO2, Si3N4, SiON, 그리고 SiOF중의 하나로 형성된다. 바람직하게는, 상기 방법은 상기 제 2 절연막 형성단계전에 상기 제 1 절연막에 제 2 열처리를 수행하는 단계를 구비한다. 따라서, 상기 제 1 수분함유율은 상기 제 2 열처리후의 수분함유율이다.
본 발명의 또 다른 목적을 달성하기 위해서, 반도체장치 제조방법은
반도체기판상에 제 1 절연막을 형성하는 단계와,
상기 제 1 절연막상에 배선패턴들을 형성하는 단계와,
상기 제 1 절연막과 상기 배선패턴들을 덮도록 적어도 라이너 절연막의 상부표면부분이 제 1 수분함유율을 갖는 상기 라이너 절연막을 형성하는 단계와,
상기 라이너 절연막상에 상기 제 1 수분함유율보다 낮은 제 2 수분함유율을갖는 제 2 절연막을 형성하는 단계와, 그리고
상기 제 2 절연막상에 제 3 절연막을 형성하는 단계를 구비한다.
상기 라이너 절연막은 반응소오스로서 Si-H결합을 갖는 유기실란 또는 SiH4가스를 사용하여 CVD방법에 의해 형성되는 것이 바람직하다. 상기 라이너 절연막은 SiO2, P 또는 B를 포함하는 SiO2, Si3N4, SiON, 그리고 SiOF중의 하나로 형성된다.
상기 방법은 제 2 절연막 형성단계전에 상기 라이너 절연막에 제 3 열처리를수행하는 단계를 추가로 구비할 수 있다. 따라서, 상기 제 1 수분함유율은 상기 제 3 열처리후의 수분함유율이다.
다음에, 첨부도면을 참조하여 본 발명의 반도체장치를 상세히 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 반도체장치의 구조를 나타내는 단면도이다. 상부에 트랜지스터등의 소자들이 형성되는 반도체기판(101)상에 제 1 층간절연막(102)을 형성한다. 제 1 층간절연막(102)상에 금속배선패턴들(103)을 형성한다. 제 1 층간절연막(102)상에 제 1 층간절연막(102)과 금속배선패턴들(103)을 덮도록 HSQ를 스핀코팅하여 저유전율을 갖는 SOG막(105)을 형성한다. SOG막(105)을 덮도록 CVD방법으로 층간절연막(106)을 형성한다. 이 CVD 층간절연막(106)은 화학적기계적연마(CMP)되어 평탄한 표면을 갖는다. 제 2 층간절연막(107)은 저유전율 SOG막(105)과 SOG막(105)상에 형성된 CVD 층간절연막(106)으로 구성된다.
이 경우에서, 제 1 층간절연막(102). 특히 제 1 층간절연막(102)의 상층부의수분함유율은 본 발명에서의 저유전율 SOG막(105)보다 낮게 억제된다. 또한, CVD층간절연막(106)의 수분함유율은 필요에 따라 저유전율 SOG막(105)보다 낮게 억제된다.
제 2 금속배선패턴들(미도시)이 제 2 층간절연막(107)상에 형성될 수 있다.이와 유사하게, 층간절연막과 금속배선패턴들로 구성된 하나 이상의 세트가 형성되는 것도 가능하다.
저유전율 SOG막(105)과 접촉하고 있는 제 1 층간절연막의 상부와 CVD 층간절연막(106)은 재료가스로서 SiH4가스를 사용하는 플라즈마 CVD방법에 의해 형성되는 다음의 막일 수 있다. 즉, 이 막은 PSG과 BPSG을 포함한 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 또는 불소를 함유한 실리콘산화막(SiOF)일 수 있다.
또한, 이 막은 TMS(Trimethoxysilane)과 TES(Triethoxysilane)등의 Si-H결합을 포함하는 유기실란 소오스와 N2O가스를 사용하는 플라즈마 CVD방법에 의해 형성될 수 있다. 이 경우에서, 이 막은 PSG과 BPSG을 포함한 실리콘산화막일 수 있다. SiH4가스의 경우에는, ICP(inductive coupled plasma)시스템을 사용하는 고밀도 플라즈마 CVD방법을 사용하는 것이 바람직하다. 그러나, 유기실란재료 소오스의 경우에는, 평행평판형 2주파 플라즈마 CVD시스템을 사용하는 것이 바람직하다.
HSQ등의 저유전율 SOG막(105)이 베이크된 후에, 저유전율 SOG막(105)의 수분함유율은 약 0.02wt%정도로 감소된다. 따라서, 이 SOG막과 접하고 있는 제 1 층간절연막(102)과 CVD절연막(106)의 수분함유율은 0.02wt%이하인 것이 바람직하다.
제 1 층간절연막(102)이 형성된 후, 또는 금속배선패턴들(103)이 형성된 후에, 저유전율 SOG막(105)이 형성되기 전에 열처리가 수행된다. 상기 열처리는 저유전율 SOG막의 베이킹 온도인 400℃이상의 온도에서 수행된다. 제1층간절연막(102)의 수분함유율은 사전에 감소된다. 그 결과, 양질의 결과를 얻을수 있다.
상기 저유전율 SOG막(105)은 HSQ를 스핀코팅하여 형성될 수 있다. 그러나, 그 대신, 다른 재료를 사용하여 HSQ-SOG막(105)이 형성될 수 있다. 이 경우에, 상기 SOG막(105)은 Si-H결합을 포함하고 있어야 하고, 3.5이하의 상대유전율을 가져야 한다. 예를들면, SOG막은 폴리실라잔(polysilazane)을 사용하여 SOG막을 형성하여 Si-H결합이 남도록 하는 것도 가능하다.
다음에, 본 발명의 제 1 실시예에 따른 반도체장치 제조방법을 상세히 설명한다. 도 3a 내지 도 3d는 본 발명의 제 1 실시예에 따른 반도체장치를 공정순서대로 나타낸 단면도이다.
도 3a에 따르면, 상부에 트랜지스터등의 소자들이 형성되는 반도체기판(301)상에 제 1 층간절연막으로서 실리콘산화막(302)을 약 7000Å정도의 두께로 형성한다. 이 경우에, SiH4, O2, Ar가스를 사용하는 평행평판형 플라즈마 CVD장치에 의해 실리콘산화막이 형성된다. 연속적으로, TiN/Al-Cu/TiN/Ti의 적층 도전막이 증착되고 패터닝되어 금속배선패턴들(303)을 형성한다.
다음에, 도 3b에 도시된 바와 같이, HSQ는 MIBK(methyl isobutyl ketone) 용매에 의해 용해되고 그 용액은 제 1 층간절연막(302)과 금속배선패턴들(303)상에 스핀코팅된다. 그 후, 형성된 구조는, 핫플레이트에 의해, 대략 150, 200 그리고 350℃정도의 온도에서 각각 1분동안 베이크된다. 연속해서, 그 구조는 수직확산로로 이송되고 질소분위기로 400℃의 온도에서 한시간동안 베이크된다. 따라서, HSQ-SOG막(305)은 대략 4000Å의 두께로 형성된다. 이 경우에, 상기 하부 실리콘산화막(302)은 막형성조건하에서, 예컨대, SiH4가스를 사용하여 평행평판형장치에 의해 플라즈마 CVD방법으로 상기 HSQ막(305)보다 낮은 수분함유율을 갖도록 형성한다. 상기 실리콘산화막(302)의 수분함유율은 TDS(thermal desorption spectrometer)로 측정되고 베이킹공정후에 상기 HSQ막(305)의 수분함유율과 비교한다. 그 결과, 상기 실리콘산화막(302)의 수분함유율은 대략 베이킹공정후에 상기 HSQ막(305)의 수분함유율의 85%정도라는 것을 알 수 있다. 따라서, HSQ막 베이킹공정의 경우에 상기 하부 실리콘산화막(302)으로부터 HSQ막(305)으로 수분이 침투하지 않는다. 따라서, 상기 베이킹공정은 건조분위기에서 수행될 수 있다. 따라서, HSQ-SOG막(305)은 유전율의 증가 없이 형성될 수 있다.
다음에, 도 3c에 도시된 바와 같이, 0.02wt%보다 낮은 수분함유율을 갖는 실리콘산화막(306)이 SiH4가스를 사용하여 평행평판형 플라즈마 CVD장치에 의해 HSQ-SOG막(305)상에 형성된다. 이 때에, 실리콘산화막(306)은 실리콘산화막(302)의 경우에서와 같이 대략 14000Å정도의 두께를 갖도록 형성된다.
다음에, 도 3d에 도시된 바와 같이, 상기 실리콘산화막(306)에 CMP방법을 수행하여, 상기 실리콘산화막(306)이 금속배선패턴들(303)상에서 대략 7000Å정도 남도록 한다. 따라서, 제 2 층간절연막(305,306)이 형성된다.
상술한 바와 같이, 층간절연막들과 금속배선패턴들이 형성되고, 상기 금속배선패턴들간의 용량이 측정된다. 이 경우에서, 배선패턴들산의 간격은 0.3㎛이다. 비교를 위해, 제 2 층간절연막 전체가 고밀도 플라즈마 CVD방법에 의해 실리콘산화막으로 형성되도록 비교샘플을 형성한다. 비교결과, 본 발명의 반도체장치는 비교샘플보다 25% 낮은 배선패턴들간의 용량을 갖는다.
도 4는 본 발명의 제 2 실시예에 따른 반도체장치의 구조를 나타내는 단면도이다. 도 4를 참조하면, 도 2와 동일한 소자에는 숫자 2로 시작하는 동일한 참조부호를 할당하였다.
제 2 실시예가 제 1 실시예와 다른점은 얇은 라이너 절연막(204)이 제 1 층간절연막(202)과 금속배선패턴들(203)을 덮도록 형성되는 것이다. 이 라이너 절연막(204)의 수분함유율은 저유전율 SOG막(205)보다 낮게 억제된다. 상기 라이너 절연막(204)은 상술한 CVD절연막(106) 형성방법과 동일한 방법을 사용하여 형성될수 있다. 상기 라이너 절연막(204)이 형성된 후에, 그리고 저유전율 SOG막(205)이 형성되게 전에, 상기 라이너 절연막이 저유전율 SOG막(205)의 베이킹온도(약 400℃)이상의 온도에서 열처리되는 경우에는, 상기 라이너 절연막의 수분함유율이 사전에 감소되는 한 층 개선된 효과를 얻을 수 있다.
상기 라이너 절연막(204)은 저유전율 SOG막(205)의 하부막으로서 형성되어 0.02wt%보다 낮은 수분함유율을 갖는다. 따라서, 제 2 실시예에서, 제 1 층간절연막(202)은 반드시 0.02wt%보다 낮은 수분함유율을 갖는 막일 필요는 없다. 그러나, 상기 라이너 절연막(204)는 얇은 막으로서 형성된다. 따라서, 저유전율 SOG막(205)의 유전율을 억제하기 위해서는, 적어도 제 1 층간절연막(202)의 상부가 0.02wt%보다 낮은 수분함유율을 갖는 막인 것이 바람직하다. 배선패턴들간의 용량은 상기 라이너 절연막(204)을 삽입함으로써 증가된다. 그러나, 배선패턴들간의 리크전류가 감소한다. 또한, 저유전율 SOG막의 금속배선들에 대한 밀착성의 부족이 개선될 수 있다.
도 5a 내지 도 5d는 본 발명의 제 2 실시예에 따른 반도체장치를 공정순서대로 나타낸 단면도이다.
도 5a를 참조하면, 제 1 실시예에서와 같이, 상부에 트랜지스터등의 소자들이 형성되는 반도체기판(401)상에 제 1 층간절연막으로서 실리콘산화막(402)을 약7000Å정도의 두께로 형성한다. 이 경우에, SiH4가스를 사용하여 ICP형 고밀도 플라즈마 CVD장치에 의해 실리콘산화막이 형성된다. 연속적으로, TiN/Al-Cu/TiN/Ti의 적층 도전막이 증착되고 패터닝되어 금속배선패턴들(403)을 형성한다. 다음에, 상기 제 1 층간절연막(402)과 금속배선패턴들(403)상에, SiH4, NH3, N2O가스를 사용하는 평행평판형 플라즈마 CVD장치에 의해 SiON막(404)을 약 1000Å정도의 두께로 형성한다.
다음에, 도 5b에 도시된 바와 같이, HSQ가 MIBK용매에 의해 용해되고 그 용액은 라이너 절연막(404)상에 스핀코팅된다. 그 후, 형성된 구조는, 핫플레이트에의해, 대략 150, 200 그리고 350℃정도의 온도에서 각각 1분동안 베이크된다. 연속해서, 그 구조는 수직확산로로 이송되고 질소분위기로 400℃의 온도에서 한시간동안 베이크된다. 따라서, HSQ-SOG막(405)가 형성된다.
다음에, 도 5c에 도시된 바와 같이, 제 1 실시예에서와 같이, 0.02wt%보다 낮은 수분함유율을 갖는 실리콘산화막(4O6)이 SiH4가스를 사용하여, 평행평판형 플라즈마 CVD장치에 의해, HSQ-SOG막(405)상에 대략 14000Å정도의 두께를 갖도록 형성된다.
제 2 실시예에서, SiH4가스를 사용하여 형성된 SiON막이 HSQ-SOG막의 아래에형성되고 SiH4가스를 사용하여 형성된 실리콘산화막이 HSQ-SOG막상에 형성된다. SiON막과 실리콘산화막은 0.02wt%보다 낮은 수분함유율을 갖는 막이다. 이러한 이유로, 베이킹공정시에 HSQ막으로 수분이 침투하지 않는다. 따라서, 유전율이 절대로 증가하지 않는다. 제 2 실시예에서의 배선패턴들간의 용량을 측정하면, 용량은 상술한 비교샘플의 용량보다 18% 감소한다.
다음에, 본 발명의 제 3 실시예에 따른 반도체장치를 설명한다. 제 3 실시예에 따른 반도체장치 제조방법은 제 2 실시예와 동일하다. 이 제 3 실시예가 제2 실시예와 다른점은 라이너 절연막이, SiON막 대신에, Si-H결합을 갖는 유기실란을 사용하여 형성된 실리콘산화막이라는 것이다. 즉, 이 실시예에서는, TMS와 N2O가스를 이용하여 2주파 평판형 플라즈마 CVD장치에 의해 상기 라이너 산화막이 형성된다. 따라서, 제 3 실시예에서는, 제 2 실시예에서와 같이 저유전율막 구조가 실현 될 수 있다.
상술한 바와 같이, 본 발명에 따르면, HSQ-SOG막등의 저유전율막이 형성될 경우에, 상기 HSQ-SOG막의 하부막으로서, 저수분함유율을 갖는 절연막이 배치된다. 따라서, 베이킹공정시에 수분이 HSQ막으로 침투하는 것을 방지할 수 있다. 따라서, 본 발명에 따르면, 저유전율막의 Si-H결합이 Si-OH결합으로 변화되는 것을 억제 가능하게 하여, 저유전율막의 유전율이 증가하는 것을 억제할 수 있다.
또한, 저수분함유율을 갖는 절연막이 저유전율막상에 형성될 경우에, 저유전율막의 유전율이 더욱 안정화될 수 있다.
더욱이, 상술한 효과에 부가하여, 금속배선패턴이 저수분함유율을 갖는 라이너 절연막에 의해 덮여질 경우에, 금속배선패턴에 대한 저유전율막의 밀착성이 개선될 수 있다. 따라서, 저유전율막이 박리되는 것을 방지할 수 있다.
HSQ-SOG막의 하부막은 -H그룹의 일부가 알킬그룹으로 대체된 유기실란 또는 SiH4를 사용하여 고밀도 플라즈마 CVD방법에 의해 형성된다. 이렇게 형성된 실리콘산화막은 저수분함유율을 갖는다. 따라서, HSQ 스핀코팅후에 기판이 베이크되더라도, 하부막으로부터 수분이 이탈하지 않고 수분이 HSQ-SOG막으로 침투하지 않는다.

Claims (18)

  1. 반도체기판상에 형성된 제 1 절연막과;
    상기 제 1 절연막상에 부분적으로 형성된 금속배선들과;
    저유전율을 가지며 Si-H결합을 포함하고, 상기 제 1 절연막과 상기 금속배선들의 적어도 일부분을 덮도록 형성된 제 2 절연막과; 그리고
    상기 제 2 절연막상에 형성된 제 3 절연막을 구비하고,
    적어도 상기 제 1 절연막의 상부표면부분은 상기 제 2 절연막보다 낮은 수분함유율을 갖는 반도체장치.
  2. 제 1 항에 있어서, 상기 제 1 절연막과 상기 금속배선들을 덮도록 형성되는 라이너 절연막을 추가로 구비하고, 상기 라이너 절연막상에 상기 제 2 절연막이 형성되는 것을 특징으로 하는 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 절연막은 3.5보다 낮은 상대유전율을 갖는 것을 특징으로 하는 반도체장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 절연막은 Si-H결합을 포함하는 것을 특징으로 하는 반도체장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 적어도 상기 제 1 절연막의 상부표면 부분은 0.02wt%보다 낮은 수분함유율을 갖는 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서, 상기 제 2 절연막은 PSG막과 BPSG막을 포함한 실리콘산화막, 실리콘산화질화막(SiON), 실리콘질화막, 그리고 불소함유 실리콘산화막중의 하나로 형성되는 것을 특징으로 하는 반도체장치.
  7. 제 1 항 또는 제 2 항에 있어서, 적어도 상기 제 3 절연막의 하부표면부분은 0.02wt%보다 낮은 수분함유율을 갖는 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서, 상기 제 3 절연막은 PSG막과 BPSG막을 포함한 실리콘산화막, 실리콘산화질화막(SiON), 실리콘질화막, 그리고 불소함유 실리콘산화막중의 하나로 형성되는 것을 특징으로 하는 반도체장치.
  9. 반도체기판상에 제 1 절연막을 형성하는 단계와;
    적어도 상기 제 1 절연막의 상부표면부분이 제 1 수분함유율을 갖도록 상기 제 1 절연막에 제 1 열처리를 수행하는 단계와;
    상기 제 1 절연막상에 배선패턴들을 형성하는 단계와;
    상기 제 1 절연막과 상기 배선패턴들을 덮도록, 저유전율을 가지며 Si-H결합을 포함하고 상기 제 1 수분함유율보다 높은 제 2 수분함유율을 갖는 제 2 절연막을 형성하는 단계와; 그리고
    상기 제 2 절연막상에 제 3 절연막을 형성하는 단계를 구비하는 반도체장치 제조방법.
  10. 제 9 항에 있어서, 상기 제 2 절연막 형성단계는 HSQ 또는 폴리실라잔을 사용하여 스핀코팅방법에 의해 상기 제 2 절연막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  11. 제 10 항에 있어서, 상기 제 2 절연막 형성단계는 소정의 시간동안 소정온도에서 스핀코팅방법에 의해 형성된 상기 제 2 절연막에 제 2 열처리를 수행하는 것을 포함하고, 상기 제 2 수분함유율은 상기 제 2 열처리후의 수분함유율인 것을 특징으로 하는 반도체장치 제조방법.
  12. 제 9 항 내지 제 11항중 어느 한 항에 있어서, 상기 제 1 절연막 형성단계는 반응소오스로서 Si-H결합을 갖는 유기실란 또는 SiH4가스를 사용하여 CVD방법에 의해 상기 제 1 절연막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  13. 제 12 항에 있어서, 상기 제 1 절연막은 SiO2, P 또는 B를 포함하는 SiO2, Si3N4, SiON, 그리고 SiOF중의 하나로 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  14. 제 12 항에 있어서, 상기 제 1 열처리는 상기 배선패턴 형성 후 제 2절연막 형성단계전에 수행되며, 상기 제 1 수분함유율은 상기 제 1 열처리후의 수분함유율인 것을 특징으로 하는 반도체장치 제조방법.
  15. 반도체기판상에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막상에 배선패턴들을 형성하는 단계와;
    상기 제 1 절연막과 상기 배선패턴들을 덮도록, 라이너 절연막을 형성하는 단계와;
    적어도 라이너 절연막의 상부표면부분이 제 1 수분함유율을 갖도록 상기 라이너 절연막에 제 3 열처리를 수행하는 단계와;
    상기 라이너 절연막상에 저유전율을 가지며 Si-H결합을 포함하고 상기 제 1 수분함유율보다 높은 제 2 수분함유율을 갖는 제 2 절연막을 형성하는 단계와; 그리고
    상기 제 2 절연막상에 제 3 절연막을 형성하는 단계를 구비하는 반도체장치 제조방법.
  16. 제 15 항에 있어서, 상기 라이너 절연막 형성단계는 반응소오스로서 Si-H결합을 갖는 유기실란 또는 SiH4가스를 사용하여 CVD방법에 의해 상기 라이너 절연막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  17. 제 16 항에 있어서, 상기 라이너 절연막은 SiO2, P 또는 B를 포함하는 SiO2, Si3N4, SiON, 그리고 SiOF중의 하나로 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  18. 삭제
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3125781B2 (ja) * 1999-03-03 2001-01-22 ヤマハ株式会社 半導体装置の製法
JP3769426B2 (ja) 1999-09-22 2006-04-26 東京エレクトロン株式会社 絶縁膜形成装置
US6391795B1 (en) * 1999-10-22 2002-05-21 Lsi Logic Corporation Low k dielectric composite layer for intergrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning
KR20010063022A (ko) * 1999-12-21 2001-07-09 윤종용 저유전율막을 절연막으로 사용한 반도체 소자의 컨택 홀형성 방법
KR20010064084A (ko) * 1999-12-24 2001-07-09 박종섭 폴리머계 저유전율 층간절연막의 새로운 화학적·기계적평탄화 방법
KR100362834B1 (ko) 2000-05-02 2002-11-29 삼성전자 주식회사 반도체 장치의 산화막 형성 방법 및 이에 의하여 제조된 반도체 장치
US7053005B2 (en) * 2000-05-02 2006-05-30 Samsung Electronics Co., Ltd. Method of forming a silicon oxide layer in a semiconductor manufacturing process
KR20020002732A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 절연막 형성 방법
JP4117101B2 (ja) * 2000-08-30 2008-07-16 株式会社ルネサステクノロジ 半導体装置とその製造方法
US6479405B2 (en) * 2000-10-12 2002-11-12 Samsung Electronics Co., Ltd. Method of forming silicon oxide layer in semiconductor manufacturing process using spin-on glass composition and isolation method using the same method
US6537908B2 (en) * 2001-02-28 2003-03-25 International Business Machines Corporation Method for dual-damascence patterning of low-k interconnects using spin-on distributed hardmask
KR100734082B1 (ko) * 2001-06-28 2007-07-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7122487B2 (en) * 2002-11-14 2006-10-17 Sharp Laboratories Of America, Inc. Method for forming an oxide with improved oxygen bonding
KR20070001070A (ko) * 2003-10-31 2007-01-03 제이에스알 가부시끼가이샤 적층체 및 그의 형성 방법, 절연막, 반도체 장치, 및 막형성용 조성물
US7037840B2 (en) 2004-01-26 2006-05-02 Micron Technology, Inc. Methods of forming planarized surfaces over semiconductor substrates
DE102005002675B4 (de) * 2005-01-20 2007-02-22 Infineon Technologies Ag Verfahren zum Herstellen einer ebenen Spin-on-Schicht auf einer Halbleiterstruktur
KR100763675B1 (ko) 2006-05-24 2007-10-04 동부일렉트로닉스 주식회사 반도체 소자의 층간 절연막 평탄화 방법
JP5375601B2 (ja) * 2007-03-29 2013-12-25 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100866449B1 (ko) * 2007-05-16 2008-10-31 주식회사 동부하이텍 반도체 장치 형성 방법
KR100875656B1 (ko) * 2007-08-14 2008-12-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101162480B1 (ko) 2008-12-16 2012-07-03 에스케이하이닉스 주식회사 절연막 형성방법 및 이를 이용한 반도체 장치 제조방법
JP4886021B2 (ja) * 2008-12-16 2012-02-29 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP5602414B2 (ja) * 2009-11-05 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法および半導体装置
US9716035B2 (en) * 2014-06-20 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Combination interconnect structure and methods of forming same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3172307B2 (ja) 1993-01-18 2001-06-04 富士通株式会社 半導体装置の製造方法
JP3214186B2 (ja) * 1993-10-07 2001-10-02 三菱電機株式会社 半導体装置の製造方法
JP3336770B2 (ja) 1993-12-27 2002-10-21 ソニー株式会社 絶縁膜の形成方法
JP2751820B2 (ja) 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
JPH07263547A (ja) 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置の製造方法
US5504041A (en) * 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
JP3363614B2 (ja) 1994-10-12 2003-01-08 三菱電機株式会社 半導体装置の製造方法
US5530293A (en) 1994-11-28 1996-06-25 International Business Machines Corporation Carbon-free hydrogen silsesquioxane with dielectric constant less than 3.2 annealed in hydrogen for integrated circuits
JP2822910B2 (ja) 1995-03-17 1998-11-11 日本電気株式会社 半導体装置の層間絶縁膜の形成方法
JPH0928315A (ja) 1995-07-25 1997-02-04 Sanei Gen F F I Inc 加熱殺菌臭のマスキング方法
JP3641866B2 (ja) 1996-02-22 2005-04-27 ソニー株式会社 半導体装置の製造方法
TW408192B (en) * 1996-10-02 2000-10-11 Winbond Electronics Corp Method for forming a film over a spin-on-glass layer by means of plasma-enhanced chemical-vapor deposition
JPH10247686A (ja) 1996-12-30 1998-09-14 Yamaha Corp 多層配線形成法
JP3869537B2 (ja) 1997-09-29 2007-01-17 富士通株式会社 半導体装置の製造方法及び多層配線の作製方法

Also Published As

Publication number Publication date
JPH11204642A (ja) 1999-07-30
CN1224239A (zh) 1999-07-28
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CN1139977C (zh) 2004-02-25
US6187662B1 (en) 2001-02-13
JP3211950B2 (ja) 2001-09-25

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