KR100353556B1 - Redundancy control circuit of semiconductor memory - Google Patents

Abstract

본 발명은 반도체 메모리의 리던던시 제어 회로에 관한 것으로, 리던던시 비교부의 출력 시점을 앞당겨서 컬럼 선택 펄스바 신호와의 타이밍 마진을 더욱 크게 함으로써, 상대적으로 컬럼 선택 펄스바 신호의 활성화 시점을 앞당길 수 있도록 함으로써 노멀 컬럼 선택 신호와 리던던시 컬럼 선택 신호의 출력 시점을 앞당길 수 있도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명에 따른 리던던시 제어 회로는 카운터 출력부와 어드레스 선택부, 리던던시 비교부를 포함하여 이루어진다. 프리차지 회로는 클럭 신호에 동기되어 컬럼 어드레스 신호의 입력과 출력이 이루어지고, 컬럼 어드레스 신호와 동일한 논리 값의 카운터 출력부 출력 신호 및 컬럼 어드레스 신호와 반대의 논리 값의 카운터 출력부 출력바 신호를 각각 발생시키며, 클럭 신호와 컬럼 어드레스 신호가 모두 활성화될 때까지 카운터 출력부 출력 신호 및 카운터 출력부 출력바 신호의 논리 값을 모두 논리 0으로 고정시킨다. 어드레스 선택부는 적어도 두 개 이상이 구비되는데, 컬럼 어드레스 신호가 노멀 어드레스일 때 논리 0의 어드레스 선택부 출력 신호를 발생시키고, 컬럼 어드레스 신호가 리던던시 어드레스일 때 논리 1의 어드레스 선택부 출력 신호를 발생시킨다. 리던던시 비교부는 각각의 어드레스 선택부에서 출력되는 어드레스 선택부 출력 신호가 모두 논리 0일 때 리던던시 컬럼 선택 신호가 출력되도록 하고, 어드레스 선택부 출력 신호 가운데 적어도 하나의 신호가 논리 1일 때 노멀 컬럼 선택 신호가 출력되도록 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a redundancy control circuit of a semiconductor memory, and further increases the timing margin with the column select pulse bar signal by advancing the output time of the redundancy comparator so that the time of activation of the column select pulse bar signal can be relatively accelerated. The purpose of the present invention is to advance the output time of the column select signal and the redundancy column select signal. The redundancy control circuit according to the present invention for this purpose comprises a counter output section, an address selector, and a redundancy comparison section. The precharge circuit is configured to input and output a column address signal in synchronization with a clock signal, and to output a counter output part output signal having the same logic value as the column address signal and a counter output part output bar signal having a logic value opposite to that of the column address signal. In each case, the logic values of the counter output signal and the counter output bar signal are fixed to logic 0 until both the clock signal and the column address signal are activated. At least two address selectors are provided, and generate an address selector output signal of logic 0 when the column address signal is a normal address, and generate an address selector output signal of logic 1 when the column address signal is a redundant address. . The redundancy comparison unit outputs a redundancy column selection signal when all of the address selector output signals output from each address selector are logical 0, and when the at least one signal of the address selector output signals is logic 1, the normal column select signal. Will output

Description

반도체 메모리의 리던던시 제어 회로{Redundancy control circuit of semiconductor memory}Redundancy control circuit of semiconductor memory

본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리의 리던던시 제어 회로(redundancy control circuit of semiconductor memory)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memories, and more particularly to redundancy control circuits of semiconductor memories.

반도체 기술이 급속히 발달하여 집적회로의 집적도가 크게 높아짐에 따라 반도체 메모리의 용량 또한 크게 증가하였다. 즉, 하나의 메모리 칩에 매우 많은 수의 메모리 셀을 집적할 수 있게 된 것이다. 이와 같은 수많은 메모리 셀 가운데 단 하나라도 결함이 발생하면 그 칩은 사용할 수 없게되어 불량품으로 처리된다. 이는 곧 수율(yield)을 낮추는 비효율적인 처리방식이다. 따라서 이 경우에 칩에 예비 메모리 셀을 구비하여 결함이 발생한 셀을 예비 메모리 셀로 대체시킴으로써 수율을 높이는 방식을 채용한다.As semiconductor technology has rapidly developed and the degree of integration of integrated circuits has increased significantly, the capacity of semiconductor memories has also increased greatly. That is, a very large number of memory cells can be integrated in one memory chip. If any one of these many memory cells fails, the chip becomes unusable and treated as defective. This is an inefficient treatment that lowers yield. Therefore, in this case, a method of increasing the yield by adopting a spare memory cell in the chip and replacing a defective cell with the spare memory cell is adopted.

예비 회로를 구비함에 따라 칩의 면적이 증가하며, 결함구제에 필요한 테스트의 증가 등이 문제로 되어 로직 LSI 등에서는 그다지 실용화되지 않았으나, 메모리 분야에서는 칩의 면적 증가가 상대적으로 적어서 64K∼256K 디램부터 본격 채용되고 있다. 이와 같은 예비회로를 리던던시 회로라고 하는데, 이 리던던시 회로는 결함이 발생한 메모리 셀의 어드레스를 기억하였다가, 새로 입력되는 어드레스와 기 저장되어 있는 어드레스를 비교하여 일치하면 노멀 메모리 셀 대신 정상적인 리던던시 메모리 셀을 활성화시킨다.With the provision of spare circuits, the area of the chip increases, and the increase in tests required for defect repair has become a problem, which has not been practically used in logic LSIs, etc., but the area of the chip is relatively small in the memory field. It is adopted in earnest. Such a preliminary circuit is called a redundancy circuit. The redundancy circuit stores an address of a defective memory cell, compares a newly input address with a previously stored address, and matches a normal redundant memory cell instead of a normal memory cell. Activate it.

도 1은 종래의 반도체 메모리의 리던던시 제어 회로를 나타낸 회로도이다.1 is a circuit diagram showing a redundancy control circuit of a conventional semiconductor memory.

도 1에 나타낸 바와 같이, 어드레스 입력부(102)는 카운터 출력부(106)와 어드레스 선택부(108)로 구성된다. 카운터 출력부(106)는 반도체 메모리의 내부 어드레스 발생기(internal address generator)로 사용되는 카운터(counter)에서 출력되는 컬럼 어드레스 신호(ADD)의 단위 비트들이 입력된다. 입력된 컬럼 어드레스 신호(ADD)는 클럭 구동형 인버터(clocked inverter)(110)에 의해 반전되어 두 개의 인버터(112)(114)로 구성되는 래치에 저장된다. 래치(112)(114)를 구성하는 두 개의 인버터 가운데 하나인 인버터(112) 역시 클럭 구동형 인버터이다. 두 개의 클럭 구동형 인버터(110)(112)는 클럭 신호(YCLK)에 의해 구동되는데, 앞단의 클럭 구동형 인버터(110)는 클럭 신호(YCLK)가 하이 레벨일 때 턴 온 되고, 래치의 클럭 구동형 인버터(112)는 클럭 신호(YCLK)가 로우 레벨일 때 턴 온 된다. 즉, 클럭 신호(YCLK)의 한 주기 동안에 컬럼 어드레스 신호(ADD)의 입력과 저장 및 출력이 이루어진다.As shown in FIG. 1, the address input unit 102 includes a counter output unit 106 and an address selector 108. The counter output unit 106 receives unit bits of the column address signal ADD output from a counter used as an internal address generator of the semiconductor memory. The input column address signal ADD is inverted by a clocked inverter 110 and stored in a latch including two inverters 112 and 114. The inverter 112, which is one of the two inverters constituting the latches 112 and 114, is also a clock driven inverter. The two clock driven inverters 110 and 112 are driven by the clock signal YCLK. The front clock driven inverter 110 is turned on when the clock signal YCLK is at a high level, and the clock of the latch is driven. The driven inverter 112 is turned on when the clock signal YCLK is at a low level. That is, input, storage and output of the column address signal ADD are performed during one period of the clock signal YCLK.

어드레스 선택부(108)는 두 개의 트랜스미션 게이트(118)(120)로 구성된다. 트랜스미션 게이트(118)에는 카운터 출력부(106)에 저장되어 있다가 출력되는 컬럼 어드레스 신호(ADD)가 인버터(116)에 의해 반전되어 입력되고, 다른 트랜스미션 게이트(120)에는 컬럼 어드레스 신호(ADD)가 그대로 입력된다. 두 개의 트랜스미션 게이트(118)(120)는 프로그래밍 어드레스 신호(PA)에 의해 스위칭 된다. 이 프로그래밍 어드레스 신호(PA)는 결함이 발생한 메모리 셀의 어드레스에 따라 미리 프로그램된 어드레스 신호인데, 각각의 어드레스 입력부(102)에 입력되는 컬럼 어드레스 신호(ADD)가 노멀 메모리 셀의 어드레스이면 어드레스 선택부(108)에서 로우 레벨(논리 0)의 출력을 발생시키고 반대로 리던던시 어드레스이면 하이 레벨(논리 1)의 출력을 발생시키도록 프로그램된 신호이다. 즉, 각각의 어드레스 입력부(102)에서 출력되는 어드레스 선택부 출력 신호(SOUT)가 모두 로우 레벨(논리 0)이면 리던던시 어드레스가 입력된 것이고, 적어도 하나의 어드레스 선택부 출력 신호(SOUT)가 하이 레벨(논리 1)이면 노멀 어드레스가 입력된 것이다.The address selector 108 is composed of two transmission gates 118 and 120. The column address signal ADD stored in the counter output unit 106 and then output to the transmission gate 118 is inverted by the inverter 116, and the column address signal ADD is input to the other transmission gate 120. Is input as is. The two transmission gates 118 and 120 are switched by the programming address signal PA. The programming address signal PA is an address signal preprogrammed according to an address of a defective memory cell. If the column address signal ADD input to each address input unit 102 is an address of a normal memory cell, the address selector A signal is programmed to generate a low level (logical 0) output at 108 and, conversely, a red level output if it is a redundancy address. That is, when all of the address selector output signals SOUT output from each address input unit 102 are low level (logical 0), a redundancy address is input, and at least one address selector output signal SOUT is high level. If (logical 1), the normal address is input.

리던던시 비교부(104)는 각각의 어드레스 입력부(102)에서 출력되는 어드레스 선택부 출력 신호(SOUT)가 모두 로우 레벨(논리 0)일 때는 리던던시 컬럼 선택 신호(RYS)를 하이 레벨(논리 1)로 만들어 출력하고, 반대로 어드레스 선택부 출력신호(SOUT) 가운데 적어도 하나의 신호가 로우 레벨(논리 0)일 때는 노멀 컬럼 선택 신호(NYS)를 하이 레벨(논리 1)로 만들어 출력한다.The redundancy comparison unit 104 sets the redundancy column select signal RYS to the high level (logic 1) when the address selector output signals SOUT output from the respective address input units 102 are all low level (logical 0). On the contrary, when at least one of the address selector output signals SOUT is at a low level (logical 0), the normal column select signal NYS is made at a high level (logical 1) and output.

노멀 어드레스가 입력되는 경우, 즉, 각각의 어드레스 입력부(102)에서 출력되는 어드레스 선택부 출력 신호(SOUT) 가운데 적어도 하나의 신호가 로우 레벨(논리 0)인 경우에는, 낸드 게이트 출력 신호(NOUT)는 하이 레벨이 된다. 따라서 노어 게이트(124)의 출력 신호는 컬럼 선택 펄스바 신호(YPULSEB)의 논리 값에 관계없이 로우 레벨(논리 0)이 되어 인버터(126)에서 하이 레벨(논리 1)의 노멀 컬럼 선택 신호(NYS)가 출력되어 해당 어드레스의 노멀 메모리 셀이 선택된다.When a normal address is input, that is, at least one of the address selector output signals SOUT output from each address input unit 102 is at a low level (logical 0), the NAND gate output signal NOUT Becomes the high level. Therefore, the output signal of the NOR gate 124 becomes a low level (logical 0) regardless of the logic value of the column select pulse bar signal YPULSEB, so that the inverter 126 has a high level (logical 1) normal column selection signal NYS. ) Is output to select the normal memory cell of the corresponding address.

반대로 리던던시 어드레스가 입력되는 경우, 즉, 각각의 어드레스 입력부(102)에서 출력되는 어드레스 선택부 출력 신호(SOUT)가 모두 하이 레벨(논리 1)인 경우에는, 낸드 게이트 출력 신호(NOUT)가 로우 레벨이 된다. 따라서 노어 게이트(124)의 출력 신호는 컬럼 선택 펄스바 신호(YPULSEB)의 논리 값에 따라 결정된다. 이 상태에서, 컬럼 선택 펄스바 신호(YPULSEB)가 로우 레벨인 경우에만 리던던시 컬럼 선택 신호(RYS)가 하이 레벨이 된다.On the contrary, when the redundancy address is input, that is, when the address selector output signals SOUT output from the respective address input units 102 are all high level (logic 1), the NAND gate output signal NOUT is low level. Becomes Therefore, the output signal of the NOR gate 124 is determined according to the logic value of the column select pulse bar signal YPULSEB. In this state, the redundancy column select signal RYS becomes high level only when the column select pulse bar signal YPULSEB is low level.

도 2는 종래의 반도체 메모리의 리던던시 제어 회로의 동작 특성을 나타낸 타이밍 다이어그램이다.2 is a timing diagram showing an operation characteristic of a redundancy control circuit of a conventional semiconductor memory.

도 2에 나타낸 바와 같이, 프로그래밍 어드레스 신호(PA)가 하이 레벨이고 컬럼 어드레스 신호(ADD)가 입력된 상태에서 클럭 신호(YCLK)가 하이 레벨이 되면 도 1의 카운터 출력부(106)의 출력 신호가 어드레스 선택부(108)의 트랜스미션 게이트(118)(120)에 입력된다(S)(CB). 만약 노멀 어드레스가 입력된 경우라면 낸드게이트 출력 신호(NOUT)가 하이 레벨이 되어 노멀 컬럼 선택 신호(NYS)가 하이 레벨로 활성화된다. 반대로 리던던시 어드레스가 입력된 경우라면, 컬럼 선택 펄스바 신호(YPULSEB)의 두 번째 로우 레벨 구간처럼 낸드 게이트 출력 신호(NOUT)가 로우 레벨이 되어 도 1의 노어 게이트(124)에서 하이 레벨의 리던던시 컬럼 선택 신호(RYS)가 출력된다.As shown in FIG. 2, when the programming address signal PA is at a high level and the clock signal YCLK is at a high level while the column address signal ADD is input, the output signal of the counter output unit 106 of FIG. Is input to the transmission gates 118 and 120 of the address selector 108 (S) (CB). If the normal address is input, the NAND gate output signal NOUT becomes a high level, and the normal column select signal NYS is activated to a high level. On the contrary, when the redundancy address is input, the NAND gate output signal NOUT becomes low level as the second low level section of the column select pulse bar signal YPULSEB, so that the high level redundancy column in the NOR gate 124 of FIG. The selection signal RYS is output.

그러나 이와 같은 종래의 반도체 메모리의 리던던시 제어 회로는 컬럼 선택 펄스바 신호(YPULSEB)가 로우 레벨로 인에이블되기 전에 낸드 게이트 출력 신호(NOUT)의 논리 값이 미리 결정되어 있어야 하므로, 이를 위한 타이밍 마진(timing margin)이 충분히 확보되어야 한다. 이 타이밍 마진 때문에 노멀 컬럼 선택 신호(NYS)와 리던던시 컬럼 선택 신호(RYS)의 출력 시점도 늦어질 수밖에 없다.However, since the redundancy control circuit of the conventional semiconductor memory has a predetermined logic value of the NAND gate output signal NOUT before the column select pulse bar signal YPULSEB is enabled at a low level, a timing margin for Timing margin should be sufficient. Due to this timing margin, the output timings of the normal column select signal NYS and the redundancy column select signal RYS are also delayed.

본 발명에 따른 반도체 메모리의 리던던시 제어 회로는, 리던던시 비교부의 출력 시점을 앞당겨서 컬럼 선택 펄스바 신호와의 타이밍 마진을 더욱 크게 함으로써, 상대적으로 컬럼 선택 펄스바 신호의 활성화 시점을 앞당길 수 있도록 함으로써 노멀 컬럼 선택 신호와 리던던시 컬럼 선택 신호의 출력 시점을 앞당길 수 있도록 하는데 그 목적이 있다.The redundancy control circuit of the semiconductor memory according to the present invention has a normal column by advancing the output timing of the redundancy comparator to further increase the timing margin with the column select pulse bar signal, thereby allowing the column select pulse bar signal to be activated earlier. The purpose of this is to advance the output time of the selection signal and the redundancy column selection signal.

이와 같은 목적의 본 발명에 따른 리던던시 제어 회로는 카운터 출력부와 어드레스 선택부, 리던던시 비교부를 포함하여 이루어진다.The redundancy control circuit according to the present invention for this purpose comprises a counter output section, an address selector, and a redundancy comparison section.

프리차지 회로는 클럭 신호에 동기되어 컬럼 어드레스 신호의 입력과 출력이 이루어지고, 컬럼 어드레스 신호와 동일한 논리 값의 카운터 출력부 출력 신호 및 컬럼어드레스 신호와 반대의 논리 값의 카운터 출력부 출력바 신호를 각각 발생시키며, 클럭 신호와 컬럼 어드레스 신호가 모두 활성화될 때까지 카운터 출력부 출력 신호 및 카운터 출력부 출력바 신호의 논리 값을 모두 논리 0으로 고정시킨다.The precharge circuit inputs and outputs the column address signal in synchronization with the clock signal, and outputs a counter output part output signal having the same logic value as the column address signal and a counter output part output bar signal having a logic value opposite to that of the column address signal. In each case, the logic values of the counter output signal and the counter output bar signal are fixed to logic 0 until both the clock signal and the column address signal are activated.

어드레스 선택부는 적어도 두 개 이상이 구비되는데, 컬럼 어드레스 신호가 노멀 어드레스일 때 논리 0의 어드레스 선택부 출력 신호를 발생시키고, 컬럼 어드레스 신호가 리던던시 어드레스일 때 논리 1의 어드레스 선택부 출력 신호를 발생시킨다.At least two address selectors are provided, and generate an address selector output signal of logic 0 when the column address signal is a normal address, and generate an address selector output signal of logic 1 when the column address signal is a redundant address. .

리던던시 비교부는 각각의 어드레스 선택부에서 출력되는 어드레스 선택부 출력 신호가 모두 논리 0일 때 리던던시 컬럼 선택 신호가 출력되도록 하고, 어드레스 선택부 출력 신호 가운데 적어도 하나의 신호가 논리 1일 때 노멀 컬럼 선택 신호가 출력되도록 한다.The redundancy comparison unit outputs a redundancy column selection signal when all of the address selector output signals output from each address selector are logical 0, and when the at least one signal of the address selector output signals is logic 1, the normal column select signal. Will output

도 1은 종래의 반도체 메모리의 리던던시 제어 회로를 나타낸 회로도.1 is a circuit diagram showing a redundancy control circuit of a conventional semiconductor memory.

도 2는 종래의 반도체 메모리의 리던던시 제어 회로의 동작 특성을 나타낸 타이밍 다이어그램.2 is a timing diagram showing an operation characteristic of a redundancy control circuit of a conventional semiconductor memory.

도 3은 본 발명에 따른 반도체 메모리의 리던던시 제어 회로의 구성을 나타낸 회로도.3 is a circuit diagram showing the configuration of a redundancy control circuit of a semiconductor memory according to the present invention;

도 4는 본 발명에 따른 반도체 메모리의 리던던시 제어 회로의 동작 특성을 나타낸 타이밍 다이어그램.4 is a timing diagram showing an operating characteristic of the redundancy control circuit of the semiconductor memory according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

102, 302 : 어드레스 입력부102, 302: address input unit

104, 304 : 리던던시 비교부104, 304: redundancy comparison unit

106, 306 : 카운터 출력부106, 306: counter output unit

108, 308 : 어드레스 선택부108, 308: address selector

110, 112, 210, 314, 318, 322 : 클럭 구동형 인버터110, 112, 210, 314, 318, 322: clock driven inverter

114, 116, 126, 312, 316, 320, 328, 332, 340 : 인버터114, 116, 126, 312, 316, 320, 328, 332, 340: Inverter

118, 120, 330, 334 : 트랜스미션 게이트118, 120, 330, 334: transmission gate

122, 336 : 낸드 게이트122, 336: NAND gate

124, 338 : 노어 게이트124, 338: NOR gate

ADD : 컬럼 어드레스 신호ADD: column address signal

YCLK : 클럭 신호YCLK: Clock Signal

PA : 프로그래밍 어드레스 신호PA: Programming Address Signal

SOUT : 어드레스 선택부 출력 신호SOUT: Address selector output signal

NOUT : 낸드 게이트 출력 신호NOUT: NAND gate output signal

YPULSEB : 컬럼 선택 펄스바 신호YPULSEB: Column Select Pulse Bar Signal

NYS : 노멀 컬럼 선택 신호NYS: Normal Column Select Signal

RYS : 리던던시 컬럼 선택 신호RYS: Redundancy column select signal

COUT : 어드레스 입력부 출력 신호COUT: Address input part output signal

YAPS : 컬럼 어드레스 프리차지 신호YAPS: Column Address Precharge Signal

본 발명에 따른 반도체 메모리의 리던던시 제어 회로의 바람직한 실시예를 도 3과 도 4를 참조하여 설명하면 다음과 같다. 도 3은 본 발명에 따른 반도체 메모리의 리던던시 제어 회로의 구성을 나타낸 회로도이다.A preferred embodiment of a redundancy control circuit of a semiconductor memory according to the present invention will be described with reference to FIGS. 3 and 4 as follows. 3 is a circuit diagram showing the configuration of a redundancy control circuit of a semiconductor memory according to the present invention.

도 3에 나타낸 바와 같이, 어드레스 입력부(302)는 카운터 출력부(306)와 어드레스 선택부(208)로 구성된다. 카운터 출력부(306)는 반도체 메모리의 내부 어드레스 발생기로 사용되는 카운터(counter)에서 출력되는 컬럼 어드레스 신호(ADD)의 단위 비트들이 입력된다. 카운터 출력부(306)는 두 개의 신호 전달 경로를 갖는데, 각각 입력된 컬럼 어드레스 신호(ADD)의 논리 값이 그대로 전달되는 제 1 경로인 정논리경로와 반대의 논리 값이 전달되는 제 2 경로인 부논리 경로이다.As shown in Fig. 3, the address input section 302 is composed of a counter output section 306 and an address selecting section 208. The counter output unit 306 receives unit bits of the column address signal ADD output from a counter used as an internal address generator of the semiconductor memory. The counter output unit 306 has two signal transmission paths, each of which is a second path through which a logic value opposite to a positive logic path, which is a first path through which a logic value of an input column address signal ADD is transmitted as it is. Negative logic path.

정논리 경로는 클럭 구동형 인버터(310)와 래치(312)(314)로 구성된다. 어드레스 입력부(302)에 입력된 컬럼 어드레스 신호(ADD)는 클럭 구동형 인버터(310)에 의해 반전되어 두 개의 인버터(312)(314)로 구성되는 래치에 저장된다. 래치(312)(314)를 구성하는 두 개의 인버터 가운데 하나인 인버터(314) 역시 클럭 구동형 인버터이다. 두 개의 클럭 구동형 인버터(310)(314)는 클럭 신호(YCLK)에 의해 구동되는데, 앞단의 클럭 구동형 인버터(310)는 클럭 신호(YCLK)가 하이 레벨일 때 턴 온 되고, 래치의 클럭 구동형 인버터(314)는 클럭 신호(YCLK)가 로우 레벨일 때 턴 온 된다. 즉, 클럭 신호(YCLK)의 한 주기 동안에 컬럼 어드레스 신호(ADD)의 입력과 저장 및 출력이 이루어진다.The positive logic path consists of a clock driven inverter 310 and latches 312 and 314. The column address signal ADD input to the address input unit 302 is inverted by the clock driven inverter 310 and stored in a latch including two inverters 312 and 314. The inverter 314, which is one of the two inverters constituting the latches 312 and 314, is also a clock driven inverter. The two clock driven inverters 310 and 314 are driven by the clock signal YCLK. The front clock driven inverter 310 is turned on when the clock signal YCLK is at a high level, and the clock of the latch is driven. The driven inverter 314 is turned on when the clock signal YCLK is at a low level. That is, input, storage and output of the column address signal ADD are performed during one period of the clock signal YCLK.

부논리 경로는 인버터(316)와 클럭 구동형 인버터(318) 및 래치(320)(322)로 구성된다. 어드레스 입력부(302)에 입력된 컬럼 어드레스 신호(ADD)는 인버터(316)와 클럭 구동형 인버터(318)를 통해 본래의 논리 값 그대로 두 개의 인버터(320)(322)로 구성되는 래치에 저장된다. 래치(320)(322)를 구성하는 두 개의 인버터 가운데 하나인 인버터(322) 역시 클럭 구동형 인버터이다. 두 개의 클럭 구동형 인버터(318)(322)는 클럭 신호(YCLK)에 의해 구동되는데, 앞단의 클럭 구동형 인버터(318)는 클럭 신호(YCLK)가 하이 레벨일 때 턴 온 되고, 래치의 클럭 구동형 인버터(322)는 클럭 신호(YCLK)가 로우 레벨일 때 턴 온 된다. 즉, 클럭 신호(YCLK)의 한 주기 동안에 컬럼 어드레스 신호(ADD)의 입력과 저장 및 출력이 이루어진다.The negative logic path consists of an inverter 316, a clock driven inverter 318, and a latch 320, 322. The column address signal ADD input to the address input unit 302 is stored in a latch composed of two inverters 320 and 322 as they are, with their original logic values through the inverter 316 and the clock driven inverter 318. . The inverter 322, which is one of two inverters constituting the latches 320 and 322, is also a clock driven inverter. The two clock driven inverters 318 and 322 are driven by the clock signal YCLK. The front clock driven inverter 318 is turned on when the clock signal YCLK is at a high level, and the clock of the latch is driven. The driven inverter 322 is turned on when the clock signal YCLK is at a low level. That is, input, storage and output of the column address signal ADD are performed during one period of the clock signal YCLK.

프리차지 회로(324)(326)는 컬럼 어드레스 프리차지 신호(YAPS)에 의해 제어되어두 개의 카운터 출력부 출력 신호(COUT)(COUTB)의 논리 값이 모두 로우 레벨이 되도록 상술한 두 개의 신호 전달 경로를 프리차지 시킨다. 도 3에 나타낸 바와 같이, 두 개의 피모스 트랜지스터(324)(326)는 컬럼 어드레스 프리차지 신호(YAPS)에 의해 턴 온 되어 각각의 래치를 구성하는 인버터(312)(320)의 입력 단을 모두 하이 레벨(VDD)로 프리차지 시킨다. 이 때문에 컬럼 어드레스 프리차지 신호(YAPS)가 로우 레벨인 동안에는 카운터 출력부 출력 신호(COUT)(COUTB)가 모두 로우 레벨이 된다.The precharge circuits 324 and 326 are controlled by the column address precharge signal YAPS to convey the two signals described above so that the logic values of the two counter output output signals COUT and COUTB are both at low level. Precharge the path. As shown in FIG. 3, the two PMOS transistors 324 and 326 are turned on by the column address precharge signal (YAPS) so that all of the input stages of the inverters 312 and 320 constituting the respective latches are all. Precharge to high level (VDD). For this reason, while the column address precharge signal YAPS is at the low level, all of the counter output section output signals COUT (COUTB) are at the low level.

어드레스 선택부(308)는 두 개의 인버터(328)(332)와 두 개의 트랜스미션 게이트(330)(334)로 구성된다. 트랜스미션 게이트(330)에는 카운터 출력부 출력 신호(COUT)가 인버터(328)에 의해 반전되어 입력되고, 다른 트랜스미션 게이트(334)에는 카운터 출력부 출력바 신호(COUTB)가 인버터(332)에 의해 반전되어 입력된다.The address selector 308 is composed of two inverters 328 and 332 and two transmission gates 330 and 334. The counter output part output signal COUT is inverted and input to the transmission gate 330 by the inverter 328, and the counter output part output bar signal COUTB is inverted by the inverter 332 to the other transmission gate 334. Is entered.

두 개의 트랜스미션 게이트(330)(334)는 프로그래밍 어드레스 신호(PA)에 의해 스위칭 된다. 이 프로그래밍 어드레스 신호(PA)는 결함이 발생한 메모리 셀의 어드레스에 따라 미리 프로그램된 어드레스 신호인데, 각각의 어드레스 입력부(302)에 입력되는 컬럼 어드레스 신호(ADD)가 노멀 메모리 셀의 어드레스이면 어드레스 선택부(308)에서 로우 레벨(논리 0)의 어드레스 선택부 출력 신호(SOUT)를 발생시키고 반대로 리던던시 어드레스이면 하이 레벨(논리 1)의 어드레스 선택부 출력 신호(SOUT)를 발생시키도록 프로그램된 신호이다. 즉, 각각의 어드레스 입력부(302)에서 출력되는 어드레스 선택부 출력 신호(SOUT)가 모두 로우 레벨(논리 0)이면 리던던시 어드레스가 입력된 것이고, 적어도 하나의 어드레스 선택부 출력 신호(SOUT)가 하이 레벨(논리 1)이면 노멀 어드레스가 입력된 것이다.The two transmission gates 330 and 334 are switched by the programming address signal PA. The programming address signal PA is an address signal preprogrammed according to an address of a defective memory cell. If the column address signal ADD input to each address input unit 302 is an address of a normal memory cell, the address selector At 308, it is a signal programmed to generate a low level (logical 0) address selector output signal SOUT and, conversely, a redundancy address, to generate a high level (logical 1) address selector output signal SOUT. That is, if all of the address selector output signals SOUT output from each address inputter 302 are low level (logical 0), a redundancy address is input, and at least one address selector output signal SOUT is high level. If (logical 1), the normal address is input.

리던던시 비교부(304)는 각각의 어드레스 입력부(302)에서 출력되는 어드레스 선택부 출력 신호(SOUT)가 모두 하이 레벨(논리 1)일 때는 리던던시 컬럼 선택 신호(RYS)를 하이 레벨(논리 1)로 만들어 출력하고, 반대로 어드레스 선택부 출력 신호(SOUT) 가운데 적어도 하나의 신호가 로우 레벨(논리 0)일 때는 노멀 컬럼 선택 신호(NYS)를 하이 레벨(논리 1)로 만들어 출력한다.The redundancy comparison unit 304 sets the redundancy column select signal RYS to the high level (logic 1) when the address selector output signals SOUT output from the respective address input units 302 are all high level (logic 1). On the contrary, when at least one of the address selector output signals SOUT is at the low level (logical 0), the normal column select signal NYS is made at the high level (logical 1) and output.

노멀 어드레스가 입력되는 경우, 즉, 각각의 어드레스 입력부(302)에서 출력되는 어드레스 선택부 출력 신호(SOUT) 가운데 적어도 하나의 신호가 로우 레벨(논리 0)인 경우에는, 낸드 게이트 출력 신호(NOUT)는 하이 레벨이 된다. 따라서 노어 게이트(324)의 출력 신호는 컬럼 선택 펄스바 신호(YPULSEB)의 논리 값에 관계없이 로우 레벨(논리 0)이 되어 인버터(326)에서 하이 레벨(논리 1)의 노멀 컬럼 선택 신호(NYS)가 출력되어 해당 어드레스의 노멀 메모리 셀이 선택된다.When a normal address is input, that is, at least one of the address selector output signals SOUT output from each address input section 302 is at a low level (logical 0), the NAND gate output signal NOUT Becomes the high level. Therefore, the output signal of the NOR gate 324 becomes a low level (logical 0) regardless of the logic value of the column select pulse bar signal YPULSEB, so that the inverter 326 has a high level (logical 1) normal column selection signal NYS. ) Is output to select the normal memory cell of the corresponding address.

반대로 리던던시 어드레스가 입력되는 경우, 즉, 각각의 어드레스 입력부(302)에서 출력되는 어드레스 선택부 출력 신호(SOUT)가 모두 하이 레벨(논리 1)인 경우에는, 낸드 게이트 출력 신호(NOUT)가 로우 레벨이 된다. 따라서 노어 게이트(324)의 출력 신호는 컬럼 선택 펄스바 신호(YPULSEB)의 논리 값에 따라 결정된다. 이 상태에서, 컬럼 선택 펄스바 신호(YPULSEB)가 로우 레벨인 경우에만 리던던시 컬럼 선택 신호(RYS)가 하이 레벨이 된다.In contrast, when the redundancy address is input, that is, when the address selector output signals SOUT output from the respective address input units 302 are all high level (logical 1), the NAND gate output signal NOUT is low level. Becomes Therefore, the output signal of the NOR gate 324 is determined according to the logic value of the column select pulse bar signal YPULSEB. In this state, the redundancy column select signal RYS becomes high level only when the column select pulse bar signal YPULSEB is low level.

도 4는 본 발명에 따른 반도체 메모리의 리던던시 제어 회로의 동작 특성을 나타낸 타이밍 다이어그램이다.4 is a timing diagram showing an operating characteristic of the redundancy control circuit of the semiconductor memory according to the present invention.

도 4에 나타낸 바와 같이, 컬럼 어드레스 신호(ADD)가 입력된 상태에서 클럭 신호(YCLK)와 컬럼 어드레스 신호(ADD) 및 프로그래밍 어드레스 신호(PA)가 하이 레벨로 활성화되기 전에 컬럼 어드레스 프리차지 신호(YAPS)가 로우 레벨로 활성화되고, 이 때문에 카운터 출력부 출력 신호(COUT)와 카운터 출력부 출력바 신호(COUTB)가 모두 로우 레벨로 된다. 카운터 출력부 출력 신호(COUT)가 로우 레벨이 됨에 따라 어드레스 선택부 출력 신호(SOUT)는 모두 하이 레벨이 된다.As shown in FIG. 4, before the clock signal YCLK, the column address signal ADD, and the programming address signal PA are activated to a high level while the column address signal ADD is input, the column address precharge signal ( YAPS) is activated at the low level, which causes both the counter output signal COUT and the counter output bar signal COUTB to go low. As the counter output part output signal COUT becomes a low level, all of the address selector output signals SOUT become a high level.

이 상태에서 소정의 컬럼 어드레스 신호(ADD)가 입력되고, 입력된 컬럼 어드레스(ADD)가 리던던시 어드레스라면 각각의 어드레스 입력부(302)에서 출력되는 어드레스 선택부 출력 신호(SOUT)의 출력이 발생하고, 이 때문에 리던던시 비교부(304)의 앤드 게이트 출력 신호(NOUT)가 발생하도록 한다. 즉, 컬럼 어드레스 프리차지 신호(YAPS)에 의해 리던던시 비교부(304) 내의 신호 발생 시점이 종래의 기술과 비교할 때 매우 빨라진다. 결과적으로 낸드 게이트 출력 신호(NOUT)의 발생 시점과 컬럼 선택 펄스 신호(YPULSEB)의 활성화 시점 사이에 기존의 경우보다 더 큰 타이밍 마진이 확보됨에 따라, 컬럼 선택 펄스 신호(YPULSEB)의 활성화 시점을 앞당길 수 있다.In this state, a predetermined column address signal ADD is input, and if the input column address ADD is a redundancy address, an output of the address selector output signal SOUT output from each address input section 302 occurs. For this reason, the AND gate output signal NOUT of the redundancy comparison unit 304 is generated. That is, the signal generation time in the redundancy comparison section 304 is very fast by the column address precharge signal YAPS as compared with the prior art. As a result, a larger timing margin is secured between the point of occurrence of the NAND gate output signal NOUT and the point of activation of the column select pulse signal YPULSEB, and thus, the time of activation of the column select pulse signal YPULSEB is advanced. Can be.

본 발명에 따른 반도체 메모리의 리던던시 제어 회로는, 리던던시 비교부의 출력 시점을 앞당겨서 컬럼 선택 펄스바 신호와의 타이밍 마진을 더욱 크게 함으로써, 상대적으로 컬럼 선택 펄스바 신호의 활성화 시점을 앞당길 수 있도록 함으로써 노멀 컬럼 선택 신호와 리던던시 컬럼 선택 신호의 출력 시점을 앞당길 수 있도록 함으로써 회로의 동작 속도가 향상되는 효과를 제공한다.The redundancy control circuit of the semiconductor memory according to the present invention has a normal column by advancing the output timing of the redundancy comparator to further increase the timing margin with the column select pulse bar signal, thereby allowing the column select pulse bar signal to be activated earlier. By allowing the output time of the selection signal and the redundancy column selection signal to be advanced, the operation speed of the circuit is improved.

Claims (4)

클럭 신호에 동기되어 컬럼 어드레스 신호의 입력과 출력이 이루어지고, 상기 컬럼 어드레스 신호와 동일한 논리 값의 카운터 출력부 출력 신호 및 상기 컬럼 어드레스 신호와 반대의 논리 값의 카운터 출력부 출력바 신호를 각각 발생시키며, 상기 클럭 신호와 상기 컬럼 어드레스 신호가 모두 활성화될 때까지 상기 카운터 출력부 출력 신호 및 상기 카운터 출력부 출력바 신호의 논리 값을 모두 논리 0으로 고정시키는 프리차지 회로를 구비하는 카운터 출력부와;A column address signal is input and output in synchronization with a clock signal, and a counter output part output signal having a logic value identical to that of the column address signal and a counter output part output bar signal having a logic value opposite to the column address signal are respectively generated. And a counter output unit including a precharge circuit which fixes all logic values of the counter output unit output signal and the counter output unit output bar signal to logic 0 until both the clock signal and the column address signal are activated. ; 상기 컬럼 어드레스 신호가 노멀 어드레스일 때 논리 0의 어드레스 선택부 출력 신호를 발생시키고, 상기 컬럼 어드레스 신호가 리던던시 어드레스일 때 논리 1의 어드레스 선택부 출력 신호를 발생시키는 적어도 두 개 이상의 어드레스 선택부와;At least two address selectors for generating a logic 0 address selector output signal when the column address signal is a normal address and for generating a logic 1 address selector output signal when the column address signal is a redundant address; 상기 각각의 어드레스 선택부에서 출력되는 어드레스 선택부 출력 신호가 모두 논리 0일 때 리던던시 컬럼 선택 신호가 출력되도록 하고, 상기 어드레스 선택부 출력 신호 가운데 적어도 하나의 신호가 논리 1일 때 노멀 컬럼 선택 신호가 출력되도록 하는 리던던시 비교부를 포함하는 반도체 메모리의 리던던시 제어 회로.The redundancy column select signal is output when all of the address selector output signals output from the respective address selectors are logic 0, and when the at least one signal of the address selector output signals is logic 1, the normal column select signal is output. Redundancy control circuit of the semiconductor memory including a redundancy comparison unit for outputting. 청구항 1에 있어서, 상기 카운터 출력부는,The method according to claim 1, wherein the counter output unit, 상기 컬럼 어드레스 신호가 입력되는 제 1 클럭 구동형 인버터와 상기 카운터 출력부 출력 신호를 발생시키는 제 1 클럭 구동형 래치가 서로 직렬 연결되며, 상기 제 1 클럭 구동형 인버터가 상기 클럭 신호의 하이 레벨 구간에서 동작하고 상기 제 1클럭 구동형 래치가 상기 클럭 신호의 로우 레벨 구간에서 동작하도록 이루어지는 제 1 경로와;The first clock driven inverter to which the column address signal is input and the first clock driven latch generating the counter output unit output signal are connected in series, and the first clock driven inverter is a high level section of the clock signal. A first path configured to operate in a first clock driven latch and operate in a low level period of the clock signal; 상기 컬럼 어드레스 신호가 입력되는 제 1 인버터와 제 2 클럭 구동형 인버터 및 상기 카운터 출력부 출력바 신호를 발생시키는 제 2 클럭 구동형 래치가 서로 직렬 연결되며, 상기 제 2 클럭 구동형 인버터가 상기 클럭 신호의 하이 레벨 구간에서 동작하고 상기 제 2 클럭 구동형 래치가 상기 클럭 신호의 로우 레벨 구간에서 동작하도록 이루어지는 상기 제 2 경로와;A first inverter, a second clock driven inverter to which the column address signal is input, and a second clock driven latch generating the counter output part output bar signal are connected in series, and the second clock driven inverter is connected to the clock. The second path configured to operate in a high level section of a signal and to operate the second clock driven latch in a low level section of the clock signal; 상기 제 1 클럭 구동형 래치의 입력단과 전원전압 사이에 연결되어 상기 컬럼 어드레스 프리차지 신호에 의해 스위칭 되는 제 1 스위칭 소자와, 상기 제 2 클럭 구동형 래치의 입력단과 상기 전원전압 사이에 연결되어 상기 컬럼 어드레스 프리차지 신호에 의해 스위칭 되는 제 2 스위칭 소자를 구비하는 상기 프리차지 회로를 포함하여 이루어지는 반도체 메모리의 리던던시 제어 회로.A first switching element connected between an input terminal of the first clock driven latch and a power supply voltage and switched by the column address precharge signal, and connected between an input terminal of the second clock driven latch and the power supply voltage A redundancy control circuit for a semiconductor memory comprising the precharge circuit having a second switching element switched by a column address precharge signal. 청구항 2에 있어서, 상기 제 1 및 제 2 스위칭 소자는 피모스 트랜지스터인 것이 특징인 반도체 메모리의 리던던시 제어 회로.The redundancy control circuit of claim 2, wherein the first and second switching elements are PMOS transistors. 청구항 1에 있어서, 상기 어드레스 선택부는,The method of claim 1, wherein the address selector, 상기 카운터 출력부 출력 신호를 입력받아 반전시켜서 출력하는 제 2 인버터와;A second inverter receiving the counter output part output signal and inverting the output signal; 프로그래밍 어드레스 신호가 하이 레벨일 때 턴 온 되고, 상기 제 2 인버터의 출력 신호를 입력받아 출력하는 제 1 트랜스미션 게이트와;A first transmission gate which is turned on when a programming address signal is at a high level and receives and outputs an output signal of the second inverter; 상기 카운터 출력부 출력바 신호를 입력받아 반전시켜서 출력하는 제 3 인버터와;A third inverter which receives the counter output part output bar signal and inverts the signal; 상기 프로그래밍 어드레스 신호가 하이 레벨일 때 턴 온 되고, 상기 제 3 인버터의 출력 신호를 입력받아 전달하는 제 2 트랜스미션 게이트를 포함하여 이루어지는 것이 특징인 반도체 메모리의 리던던시 제어 회로.And a second transmission gate which is turned on when the programming address signal is at a high level and receives and transmits an output signal of the third inverter.