KR0146175B1 - Column redundancy apparatus for semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 기억 장치의 컬럼 리던던시 장치에 관한 것으로, 리던던시 어드레스 신호가 들어오면 이를 감지한 로오 리던던시 장치에 의해 선택된 셀 어레이 블럭에서 리던던시할 컬럼 어드레스를 감지하고 이 때 프리디코딩된 컬럼 어드레스 신호가 입력되면 이를 출력하여 다른 셀 어레이 블럭에서 출력된 리던던시 어드레스 신호와 오아링한 다음 바로 스페어 어드레스 라인으로 출력되게 함으로써 리던던시 어드레스 신호를 감지하는 동작 속도를 향상시켰고, 또한 정상 어드레스 라인에 연결된 리던던시 감지 장치의 수를 줄여 리던던시 회로로 인하여 생기는 정상 어드레스 라인에서의 신호지연이 줄어들어 동작 속도를 빠르게 하는 효과가 있다.The present invention relates to a column redundancy device of a semiconductor memory device, and detects a column address to be redundancy in a cell array block selected by a redundancy device that detects a redundancy address signal when a pre-decoded column address signal is input. When this is done, it is outputted to the spare address line by directly outputting it to the spare address line after outputting it to another cell array block, thereby improving the operation speed of detecting the redundancy address signal, and the number of the redundancy sensing devices connected to the normal address line. This reduces the signal delay in the normal address line caused by the redundancy circuit, thereby increasing the operation speed.
Description
제1도는 종래 기술에 따른 리던던시 장치의 회로도.1 is a circuit diagram of a redundancy device according to the prior art.
제2도는 종래 기술에 따른 또다른 실시예로써 컬럼 리던던시 장치를 도시한 회로도.Figure 2 is a circuit diagram showing a column redundancy device as another embodiment according to the prior art.
제3도는 본 발명의 일실시예에 따른 컬럼 리던던시 장치의 회로도.3 is a circuit diagram of a column redundancy apparatus according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 리던던시 장치부 12 : 로오 리던던시 장치부11: redundancy device part 12: low redundancy device part
13 : 컬럼 리던던시 장치부 14 : OR 논리 회로부13 column redundancy device portion 14 OR logic circuit portion
15 : 컬럼 디코더 회로부 16 : 셀 어레이 블럭15: column decoder circuit 16: cell array block
21 : 퓨즈 박스부 23 : 리던던시 검출 회로부21 fuse box 23 redundancy detection circuit
22 : 컬럼 리던던시 어드레스 신호 전달 회로부22: column redundancy address signal transmission circuit portion
본 발명은 반도체 기억 장치의 컬럼 리던던시 장치에 관한 것으로, 특히 리던던시 셀의 억세스 속도를 향상시킨 컬럼 리던던시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a column redundancy device of a semiconductor memory device, and more particularly, to a column redundancy device with improved access speed of a redundancy cell.
일반적으로, 리던던시 장치는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면 결함 셀이 접속된 비트라인(bit line)을 여분의 스페어(spare) 비트라인으로 대체하여 결함을 보상하는 장치로서, 결합이 발생한 셀을 선택하는 어드레스가 소자의 내부로 인가되면 결함 셀을 선택하는 정상적인 패스는 끊어지고, 대신 리던던시 장치가 동작하여 리페어된 셀이 접속된 비트라인을 인에이블시킴으로써 상기 리던던시 동작이 이루어 지게 된다.In general, a redundancy device is a device that compensates for a defect by replacing a bit line to which a defective cell is connected with an extra spare bit line when a defect occurs in any cell in the cell array. When the address for selecting the generated cell is applied to the inside of the device, the normal path for selecting the defective cell is broken, and the redundancy operation is performed by enabling the redundancy device to operate and enable the bit line to which the repaired cell is connected. .
이하, 설명의 편의상 현행 사용하고 있는 16메가 디램(mega DRAM)을 참조하여 리던던시 장치에 관해 설명하고자 한다.Hereinafter, for convenience of description, a redundancy device will be described with reference to 16 mega DRAM currently used.
16메가 디램은 동작의 안정성을 위해서 각 블럭당 256 개의 워드라인과 1k개의 비트라인에 접속된 256k개의 셀을 포함하는 16개의 셀 어레이로 구성된 4개의 큰 셀 어레이 블럭을 포함하고 있어서, 전체 64개의 셀 어레이 소블럭이 존재한다.The 16 mega DRAM contains four large cell array blocks consisting of 16 cell arrays containing 256 word cells connected to 256 word lines and 1k bit lines per block for operational stability. There is a cell array small block.
상기 4개의 셀 어레이 블럭을 구분하는 것은 컬럼 어드레스 중의 2개의 어드레스를 이용하고, 상기 각 셀 어레이 블럭을 구성하는 16개의 셀 어레이 소블럭들은 리프레쉬 비에 따라 로오 어드레스 중의 4개의 어드레스를 이용하여 각각 구분하며, 상기 256k비트의 셀을 포함하는 셀 어레이 소블럭 중의 256워드라인은 로오 어드레스를 이용하고, 1k개의 비트라인은 컬럼 어드레스 중의 10개(210)의 어드레스를 이용하여 각각 구분한다.The four cell array blocks are classified using two addresses among column addresses, and the sixteen cell array small blocks constituting each of the cell array blocks are classified using four addresses among row addresses according to the refresh ratio. The 256 word lines in the cell array small blocks including the 256 k bits of cells are distinguished using row addresses, and the 1k bit lines are distinguished using 10 (2 10 ) addresses among the column addresses.
단, 상기 컬럼 어드레스는 셀 어레이 블럭으로부터 전달된 데이타를 데이타 출력장치로 전달하는 리드(read)경로나 데이타 입력장치로부터 전달된 데이타를 셀 어레이 블럭으로 전달하는 라이트(write) 경로에서 칩의 특성에 따라 데이타를 선택적으로 전달하는데에 사용된다.However, the column address has a characteristic of the chip in a read path for transferring data transferred from the cell array block to the data output device or a write path for transferring data transferred from the data input device to the cell array block. Thus used to selectively pass data.
예를 들어, X16, 4K 리프레쉬 16메가 디램의 데이타 리드시에 로오 어드레스와 컬럼 어드레스에 의해 16개의 데이타가 출력장치로 전달되는 과정에서 상기 16개의 데이타를 소자 외부로 동시에 출력하고자 할 경우(X16)에는 컬럼 어드레스의 조합을 모두 인에이블시키고, X16, 1K 리프레쉬의 경우는 로오 어드레스와 컬럼 어드레스에 의해 16개의 데이타를 출력하게 된다.For example, when the 16 data are transferred to the output device by the row address and the column address when reading the data of the X16 and 4K refresh 16 mega DRAMs (X16) All combinations of column addresses are enabled, and in the case of X16 and 1K refresh, 16 data are output by the row address and column address.
제1도는 종래의 리던던시 어드레스 감지 장치 및 그 주변 회로를 도시한 회로도이다.1 is a circuit diagram showing a conventional redundancy address sensing device and its peripheral circuit.
먼저 셀 어레이 블럭(16)의 셀에 결함이 생긴 경우에 이 결함이 생긴 셀을 동작시키는 어드레스 신호가 입력되면, 이 결함 셀을 동작시키지 않고 여분으로 첨가된 정상 셀을 동작시키기 위하여 적어도 두개 이상으로 구성된 리던던시 장치부(11)는 로오 어드레스 신호(ax0:3)를 감지하여 결함이 생긴 셀 어레이을 선택하기 위한 로오 리던던시 장치부(12)와, 상기 로오 리던던시 장치부(12)로 부터의 출력신호에 의해 제어되어 프로그래밍된 퓨즈에 의해서 입력된 결함된 셀의 컬럼 어드레스를 감지하기 위한 컬럼 리던던시 장치부(13)로 구성되어 있다.First, when a cell of the cell array block 16 has a defect, when an address signal for operating the defective cell is input, at least two or more cells are operated in order to operate the redundant normal cell without operating the defective cell. The configured redundancy device section 11 detects a row address signal ax0: 3 to provide a row redundancy device section 12 for selecting a defective cell array and an output signal from the row redundancy device section 12. And a column redundancy device unit 13 for detecting a column address of a defective cell controlled by a programmed fuse.
상기 리던던시 장치부(11)에 리던던시 어드레스를 기억시키는 방식은 리던던시 어드레스가 입력되는 장치의 퓨즈를 절단하는 것인데, 상기 리던던시 장치부(11)가 프로그래밍되어 있지 않거나 프로그래밍된 어드레스가 인가되지 않아서 정상동작이 이루어지는 경우에는 전원전압(Vdd)및 노드(N1) 사이에 접속된 PMOS 트랜지스터(MP1)를 통해 상기 노드(N1)로 전달된 전원전압이 상기 로오 리던던시 장치부(12)의 퓨즈를 통해서 접지전압으로 방전되기 때문에 상기 노드(N1)는 로우,노드(N2)는 하이 상태를 갖게 되고, 이로 인해 상기 컬럼 리던던시 장치부(13)의 NMOS 트랜지스터(MN1) 및 퓨즈를 통해 노드(N3)의 전위가 접지전압으로 방전되므로 상기 리던던시 장치부(11)의 출력은 로우 상태를 유지하게 되어 리던던시 동작이 이루어지지 않는다.The method of storing the redundancy address in the redundancy device section 11 is to cut the fuse of the device to which the redundancy address is input. The redundancy device section 11 is not programmed or the programmed address is not applied so that normal operation is performed. In this case, the power supply voltage transferred to the node N1 through the PMOS transistor MP1 connected between the power supply voltage Vdd and the node N1 is transferred to the ground voltage through the fuse of the low redundancy device unit 12. Since the node N1 has a low state and the node N2 has a high state because of the discharge, the potential of the node N3 is grounded through the NMOS transistor MN1 and the fuse of the column redundancy device 13. Since the voltage is discharged, the output of the redundancy device unit 11 is maintained in a low state so that the redundancy operation is not performed.
반면에, 프로그래밍된 상기 리던던시 어드레스 감지 장치부(11)로 결함 셀을 선택하는 어드레스가 인가되면 상기 로오 리던던시 장치부(12)는 리던던시할 셀에 해당하는 어드레스 신호가 이미 퓨즈에 프로그램되어 있으므로(해당 어드레스에 대해 퓨즈를 끊음), 상기 퓨즈를 통해 상기 노드(N1)의 전하가 접지전압으로 방전되지 않기 때문에 상기 노드(N1)는 상기 PMOS 트랜지스터(MP1)를 통해 전달된 전하에 의해 하이 상태를 상기 노드(N2)는 로우 상태를 갖게 된다. 따라서 상기 컬럼 리던던시 장치부(13)의 PMOS 트랜지스터(MP2)를 통해 상기 노드(N3)으로 전원전압이 인가되고 상기 프로그래밍된 즉 절단된 퓨즈에 해당하는 어드레스 신호가 입력되는 경우에는 상기 리던던시 장치부(11)의 출력단으로 하이 상태를 유지하여 리던던시 어드레스 신호가 입력되었음을 감지하게 된다.On the other hand, when an address for selecting a defective cell is applied to the programmed redundancy address sensing unit 11, the row redundancy unit 12 has already programmed an address signal corresponding to the cell to be redundancy (the corresponding). The fuse for the address), the node N1 is in a high state due to the charge transferred through the PMOS transistor MP1 since the charge of the node N1 is not discharged to the ground voltage through the fuse. Node N2 has a low state. Therefore, when a power supply voltage is applied to the node N3 through the PMOS transistor MP2 of the column redundancy device unit 13 and an address signal corresponding to the programmed, cut-off fuse is input, the redundancy device unit ( The output terminal of 11) is kept high to detect that the redundancy address signal is input.
그런데, 적어도 두개 이상으로 구성된 상기 리던던시 장치부(11)로부터 출력된 각각의 신호는 OR 논리 회로부(14)로 입력되어 NOR 연산한 값을 인버터(G3)를 통해 스페어 어드레스 라인(N5)으로 출력하게 된다.However, each signal output from the redundancy device unit 11 including at least two is input to the OR logic circuit unit 14 to output the NOR operation value to the spare address line N5 through the inverter G3. do.
상기 OR 논리 회로부(14)로 입력되는 적어도 두개 이상의 리던던시 장치부(11)의 출력신호는 그 중에 어느 하나만 하이 상태를 가지면 상기 스페어 어드레스 라인(N5)으로 하이 상태를 출력하여 여분으로 첨가된 셀을 동작시키게 된다.The output signal of at least two or more redundancy device units 11 input to the OR logic circuit unit 14 outputs a high state to the spare address line N5 when only one of them has a high state, thereby providing an extra cell. It will work.
제2도는 종래 기술에 따른 또다른 실시예로써 컬럼 리던던시 장치를 도시한 회로도이다.2 is a circuit diagram showing a column redundancy apparatus as another embodiment according to the prior art.
그 구성을 살펴보면, 로오 어드레스 신호를 감지하여 결함이 생긴 셀 어레이 블럭을 선택하기 위한 로오 리던던시 장치부(12)와, 상기 로오 리던던시 장치부(12)로 부터의 출력신호에 의해 제어되어 프로그래밍된 퓨즈에 의해서 입력된 결함 셀의 컬럼 어드레스를 감지하기 위한 컬럼 리던던시 장치부(13)와, 상기 컬럼 리던던시 장치부(13)의 출력신호와 다른 컬럼 리던던시 장치부(13)의 출력신호를 입력하여 논리 연산한 값을 각 셀 어레이에 연결된 스페어 어드레스 라인으로 전달하기 위한 OR 논리 회로부(14)로 구비되어 있다.In the configuration, the fuse is controlled and programmed by a low redundancy device unit 12 for detecting a low address signal and selecting a defective cell array block, and an output signal from the low redundancy device unit 12. A logic operation by inputting a column redundancy device unit 13 for detecting a column address of a defective cell inputted by the second cell and an output signal of the column redundancy device unit 13 different from the output signal of the column redundancy device unit 13. An OR logic circuit 14 for transferring a value to a spare address line connected to each cell array is provided.
상기 컬럼 리던던시 장치부(13)는 스위칭 동작에 의해 프리디코텅된 어드레스 신호(ay450~3)를 리던던시 검출 회로부(23)로 전달해 주기 위한 컬럼 어드레스 신호 전달 회로부(22)와, 상기 컬럼 어드레드 신호 전달 회로부(22)로 부터의 출력신호를 입력하여 NAND 연산한 값을 반전시켜 상기 OR 논리 회로부(14)로 출력하기 위한 리던던시 검출 회로부(23)와, 상기 로오 리던던시 장치부(12)로 부터의 출력신호 및 리던던시 할 컬럼 어드레스의 자리수 만큼 프로그래밍된 퓨즈의 접속 상태에 따라 상기 컬럼 어드레스 신호 전달 회로부(22)의 스위칭 동작을 제어하는 신호를 출력하는 퓨즈 박스부(21)로 구성되어 있다.The column redundancy device 13 includes a column address signal transfer circuit 22 for delivering the predecoded address signals ay450 to 3 to the redundancy detection circuit 23 by a switching operation, and the column address signal. A redundancy detection circuit section 23 for inputting an output signal from the transfer circuit section 22, inverting the NAND calculation value, and outputting the result to the OR logic circuit section 14, and from the low redundancy device section 12. The fuse box unit 21 outputs a signal for controlling the switching operation of the column address signal transfer circuit unit 22 according to the connection state of the fuse programmed as the output signal and the digit of the column address to be redundant.
그 동작을 살펴보면, 셀 어레이 블럭의 셀에 결함이 생긴 경우에 이 결함이 생긴 셀을 선택하는 로오 어드레스가 인가되면 상기 로오 리던던시 장치부(12)는 출력노드(N6)로 리던던시 어드레스 신호가 입력되었음을 알리는 로우 상태의 신호를 상기 컬럼 리던던시 장치부(13)로 출력하게 된다.Referring to the operation, when a cell address of the cell array block is defective, a row address for selecting the defective cell is applied, and the row redundancy device unit 12 inputs the redundancy address signal to the output node N6. The notification outputs a low state signal to the column redundancy device unit 13.
그러면, 상기 컬럼 리던던시 장치부(22)는 프리디코딩된 컬럼 어드레스 신호가 프로그래밍된 퓨즈 박스부(21)로부터 출력된 각각의 신호들과 상기 로오 리던던시 장치부(21)로 부터의 출력신호를 논리 연산한 값을 상기 컬럼 리던던시 어드레스 신호 전달 회로부(22)로 출력하여 그 동작을 제어하게 된다.Then, the column redundancy device section 22 logically operates the signals output from the fuse box section 21 in which the predecoded column address signals are programmed and the output signals from the row redundancy device section 21. One value is output to the column redundancy address signal transfer circuit 22 to control its operation.
상기 퓨즈 박스부(21)로부터 출력된 제어신호들은 프리디코딩된 컬럼 어드레스 신호가 각각 연결된 NMOS 트랜지스터(MN6∼MN9)의 게이트로 인가되어 리던던시 어드레스 신호가 입력이 되었을때 이들 트랜지스터중 하나를 선택함으로써 상기 리던던시 검출 회로부(23)로 리던던시 어드레스 신호를 전달하게 된다.The control signals output from the fuse box unit 21 are applied to the gates of the NMOS transistors MN6 to MN9 to which the predecoded column address signals are respectively connected, thereby selecting one of these transistors when a redundancy address signal is input. The redundancy detection circuit unit 23 transmits the redundancy address signal.
여기서 상기 컬럼 리던던시 장치부(13)는 리던던시 할 결함 셀의 칼럼 어드레스의 수 만큼의 퓨즈 박스부(21) 및 컬럼 리던던시 어드레스 신호 전달 회로부(22)를 가지고 있으며, 여기서 출력된 각각의 리페어할 리던던시 어드레스 신호가 상기 리던던시 검출 회로부(23)에 입력되게 된다.In this case, the column redundancy unit 13 includes as many fuse box parts 21 and column redundancy address signal transfer circuits 22 as the number of column addresses of the defective cells to be redundancy, where each repaired redundancy address is output. The signal is input to the redundancy detection circuit section 23.
상기 리던던시 검출 회로부(23)는 NAND 게이트(G12) 및 인버터(G13)로 구성되어 상기 두개 이상으로 구성된 컬럼 리던던시 장치부(13)(제2도에서는 2개로 구성됨)로 부터의 출력 신호를 입력하여 NAND 연산한 값을 반전시켜 상기 OR 논리 회로부(14)로 출력한다.The redundancy detection circuit section 23 is composed of a NAND gate G12 and an inverter G13 to input an output signal from the two or more column redundancy device sections 13 (consisting of two in FIG. 2). The NAND-calculated value is inverted and output to the OR logic circuit 14.
그러면 상기 OR논리 회로부(14)는 상기 컬럼 리던던시 장치부(13)의 출력신호와 다른 셀의 컬럼 리던던시 장치부(13)의 출력신호를 입력으로 하여 논리 연산한 값을 각 셀 어레이에 연결된 스페어 어드레스 라인으로 전달하게 된다.Then, the OR logic circuit 14 inputs the output signal of the column redundancy device unit 13 and the output signal of the column redundancy device unit 13 of another cell as inputs, and the spare address connected to each cell array. Will be passed on the line.
상기 OR 논리 회로부(14)는 하나의 NOR 게이트(G14)와 그 출력단에 접속된 인버터(G15)로 구성되어 두개의 컬럼 리던던시 장치부(13)로부터 각각 출력된 신호들중 어느 하나가 리던던시 어드레스 신호임을 알리는 하이 상태를 가지면 상기 스페어 어드레스 라인으로 하이를 출력하여 리던던시 동작이 이루어지게 한다.The OR logic circuit unit 14 is composed of one NOR gate G14 and an inverter G15 connected to an output terminal thereof so that any one of signals output from the two column redundancy device units 13 is a redundant address signal. If it has a high state indicating that the redundancy operation is performed by outputting a high to the spare address line.
그런데, 상기 종래의 컬럼 리던던시 장치는 어드레스 라인으로 전달되는 어드레스 신호를 이용하여 리던던시 어드레스 신호의 입력 여부를 감지하여 리던던시 어드레스 신호를 출력하는데에 있어서 출력단에 걸리는 부하로 인하여 동작속도가 늦어지는 단점이 있었다.However, the conventional column redundancy apparatus has a disadvantage in that an operation speed is slowed due to a load applied to an output terminal in outputting a redundant address signal by detecting whether a redundancy address signal is input using an address signal transmitted to an address line. .
즉, 결함이 생긴 셀을 선택하는 로오 리던던시 장치부(12)로부터 리던던시 어드레스 신호가 감지되면 상기 컬럼 리던던시 장치(13)가 구동되게 되어 리페어할 셀의 컬럼을 선택하기 위한 신호를 스페어 비트라인으로 전달하게 된다. 이때 로오 리던던시 어드레스 신호가 인에이블되면 상기 프리디코딩된 컬럼 어드레스 신호가 스페어 비트라인으로 전달되는 과정에서 적어도 두개 이상의 논리 회로를 거치게 됨으로써 신호의 지연이 생기는 문제점이 있었다.That is, when a redundancy address signal is detected from the low redundancy device unit 12 which selects a defective cell, the column redundancy device 13 is driven to transmit a signal for selecting a column of a cell to be repaired to the spare bit line. Done. In this case, when the raw redundancy address signal is enabled, the predecoded column address signal passes through at least two logic circuits in a process of being transferred to the spare bit line, thereby causing a delay of the signal.
실제의 경우에는 상기 컬럼 어드레스 라인에 매달리는 리던던시 어드레스 감지 장치의 수는 64M 디램의 경우에 최소한 64개 또는 128개 정도가 되는데 이는 굉장히 큰 캡(cap)을 가지게 되어 리던던시 어드레스 신호가 전달되는 과정에서 심각한 신호 지연을 유발하게 되므로 리던던시 동작 속도의 지연을 초래하게 된다.In practice, the number of redundancy address detection devices suspended on the column address line is at least 64 or 128 in the case of 64M DRAM, which has a very large cap, which is severe in the process of transmitting redundancy address signals. This causes a delay in the signal, resulting in a delay in redundancy.
따라서, 본 발명에서는 프리 디코딩된 컬럼 리던던시 어드레스 신호가 출력된 후 생기는 신호의 지연을 줄임으로써 리던던시 셀의 억세스 속도를 향상시킨 컬럼 리던던시 장치를 제공하는데에 그 목적이 있다.Accordingly, an object of the present invention is to provide a column redundancy device which improves the access speed of a redundancy cell by reducing the delay of a signal generated after the pre-decoded column redundancy address signal is output.
상기 목적을 달성하기 위하여, 본 발명의 리던던시 어드레스 감지장치에서는 어드레스를 구성하는 단위 어드레스 비트를 an이라고 하고, 제1리던던시 어드레스를 구성하는 어드레스 비트를 an_1이라고 하고, 제2리던던시 어드레스를 구성하는 어드레스 비트를 an_2라고 할 때, 외부에서 프로그램이 가능하고 상기 an_1을 기억시킬수 있는 제1퓨즈 박스와, 외부에서 프로그램이 가능하고 상기 an_2를 기억시킬수 있는 제2퓨즈 박스와, 상기 제1 퓨즈 박스의 출력 신호와 상기 제2 퓨즈 박스의 출력 신호를 입력으로 하여 오아링한 신호를 출력하기 위한 제1논리 수단과, 상기 논리 수단으로 부터 상기 an_1 어드레스 또는 an_2 어드레스가 입력되는 경우 an 어드레스가 전달되어 제n신호를 만드는 비교 수단과, 상기 제n 신호가 제1상태를 가질때 상기 스페어 컬럼을 동작시키는 신호를 출력하는 제2 논리 수단을 구현하였다.In order to achieve the above object, in the redundancy address sensing apparatus of the present invention, the unit address bits constituting the address are referred to as an, the address bits constituting the first redundancy address are referred to as an_1 and the address bits constituting the second redundancy address. Is an_2, a first fuse box that can be externally programmed and can store an_1, a second fuse box that can be externally programmed and can store an_2, and an output signal of the first fuse box. And first logic means for outputting a ringed signal by inputting the output signal of the second fuse box, and when the an_1 address or an_2 address is input from the logic means, an address is transferred to the nth signal. Comparison means for generating a second column and the spare column when the n-th signal has a first state. The second logic means for outputting the signal to be implemented.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제3도는 본 발명의 일실시예에 따른 컬럼 리던던시 장치의 회로도로서, 두개 이상의 로오 어드레스 신호를 감지하여 결함이 생긴 셀 어레이 블럭을 선택하기 위한 제1 및 제2로오 리던던시 장치부(12)와, 상기 로오 리던던시 장치부(12)로 부터의 출력신호 및 퓨즈에 프로그래밍된 컬럼 어드레스 신호에 의해 결함 셀의 컬럼 어드레스를 감지하여 리던던시 어드레스 신호를 출력하기 위한 컬럼 리던던시 장치부(13)와, 상기 컬럼 리 던던시 장치부(13)의 출력 신호와 다른 컬럼 리던던시 장치부(13)의 출력 신호를 입력하여 논리 연산한 값을 각 셀 어레이에 연결된 스페어 어드레스 라인으로 전달하기 위한 리던던시 검출 회로부(23)로 구비하였다.3 is a circuit diagram of a column redundancy device according to an embodiment of the present invention, wherein the first and second row redundancy device units 12 for selecting two or more defective row array signals to select a defective cell array block; A column redundancy device unit 13 for detecting a column address of a defective cell and outputting a redundancy address signal by an output signal from the row redundancy device unit 12 and a column address signal programmed in the fuse; The redundancy detection circuit unit 23 is configured to input a logical operation by inputting an output signal of the column redundancy device unit 13 and an output signal of the column redundancy device unit 13 to a spare address line connected to each cell array. It was.
상기 컬럼 리던던시 장치부(13)는 프리디코딩된 컬럼 어드레스 신호를 각각 입력하여 스위칭 동작에 의해 리던던시 어드레스 신호를 출력하기 위한 컬럼 리던던시 어드레스 신호 전달 회로부(22)와, 상기 제1 및 제2 로오 리던던시 장치부(12)로 부터의 출력신호 및 퓨즈에 프로그래밍 된 리던던시 할 컬럼 어드레스 신호를 입력으로 하여 제1논리의 신호를 OR 논리 회로부(14)로 각각 출력하는 제1 및 제2 퓨즈 회로부(21)와, 상기 제1 및 제2퓨즈 회로부(21)로 부터의 출력신호를 각각 입력으로 하여 상기 컬럼 리던던시 어드레스 신호 전달 회로부(22)의 스위칭 동작을 제어하는 제어신호를 출력하기 위한 OR논리 회로부(14)를 구비한다.The column redundancy device unit 13 is a column redundancy address signal transfer circuit 22 for inputting a predecoded column address signal and outputting a redundancy address signal by a switching operation, and the first and second row redundancy devices. First and second fuse circuit portions 21 for outputting the first logic signal to the OR logic circuit portion 14 by inputting the output signal from the portion 12 and the column address signal to be redundancy programmed in the fuse; OR logic circuit section 14 for outputting a control signal for controlling the switching operation of the column redundancy address signal transmission circuit section 22 by inputting output signals from the first and second fuse circuit sections 21, respectively. It is provided.
상기 본 발명의 실시예에서는 리던던시 컬럼 어드레스 신호가 2개로 구성되어 있기 때문에 상기 퓨즈 박스부(21)가 2개로 구성되어 있다. 만약 상기 컬럼 어드레스 신호가 n비트의 어드레스로 구성되어 있는 경우에 m개의 리던던시 컬럼 어드레스에 대한 상기 퓨즈 박스부(21)는 마찬가지로 m개로 구성되어야 할 것이다.In the embodiment of the present invention, since the redundant column address signal is composed of two, the fuse box portion 21 is composed of two. If the column address signal is composed of n-bit addresses, the fuse box 21 for m redundant column addresses should likewise be composed of m.
그러면 본 발명의 실시예인 컬럼 리던던시 장치부(13)의 구성에 대해 살펴보면, 먼저 퓨즈 박스부(21)는 전원전압(Vdd) 및 노드(N9) 사이에 접속된 퓨즈와, 상기 노드(N9)및 접지전압(Vss)사이에 접속되며 게이트가 노드(N10)에 연결된 NMOS 트랜지스터(MN2)와, 상기 전원전압(Vdd)및 상기 노드(N10)사이에 접속되며 게이트가 상기 노드(N9)에 연결된 PMOS 트랜지스터(MP3)와, 상기 노드(N10) 및 접지 전압(Vss) 사이에 접속되며 게이트가 상기 노드(N9)에 연결된 NMOS 트랜지스터(MN3)와, 상기 전원전압(Vdd) 및 노드(N11) 사이에 접속된 퓨즈와, 상기 노드(N11) 및 접지전압(Vss)사이에 접속되며 게이트에 노드(N12)가 연결된 NMOS 트랜지스터(MN4)와, 전원전압(Vdd) 및 상기 노드(N12) 사이에 접속되며 게이트에 상기 노드(N11)이 연결된 PMOS 트랜지스터(MP4)와, 상기 노드(N12) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N11)에 연결된 NMOS 트랜지스터(MN5)와, 상기 제1 로오 리던던시 장치부(12)의 출력노드(N7)및 상기 노드(N9,N11)의 신호를 입력으로 하여 NAND 연산한 값을 반전시켜 노드(N13)로 출력하는 NAND 게이트(G4) 및 인버터(G5)와, 상기 노드(N7)및 상기 노드(N9,N12)를 입력하여 NAND 연산한 값을 반전시켜 노드(N14)로 출력하는 NAND 게이트 (G6)및 인버터(G7)와, 상기 노드(N7)및 상기 노드(N10,N11)를 입력하여 NAND 연산한 값을 반전시켜 노드(N15)로 출력하는 NAND 게이트(G8)와 인버터(G9)와, 상기 노드(N7)및 상기 노드(N10,N12)를 입력하여 NAND 연산한 값을 반전시켜 노드(N16)로 출력하는 NAND 게이트 (G10)와 인버터(G11)로 구성된다.Referring to the configuration of the column redundancy device 13 according to the embodiment of the present invention, first, the fuse box 21 includes a fuse connected between the power supply voltage Vdd and the node N9, the node N9, and A PMOS connected between the ground voltage Vss and a gate connected to the node N10 and a gate connected to the node N10, the power supply voltage Vdd and the node N10, and a gate connected to the node N9. Between the transistor MP3 and the NMOS transistor MN3 connected between the node N10 and the ground voltage Vss and whose gate is connected to the node N9, between the power supply voltage Vdd and the node N11. Connected between the connected fuse, the node N11 and the ground voltage Vss, and an NMOS transistor MN4 connected to a node N12 at a gate, a power supply voltage Vdd, and the node N12. PMOS transistor MP4 connected to node N11 at a gate, and between node N12 and ground voltage Vss. A NMOS transistor MN5 connected to a node N11 and a gate thereof connected to the node N11, an output node N7 of the first rotary redundancy device unit 12, and a signal of the nodes N9 and N11 as inputs; The NAND gate G4 and the inverter G5 for inverting the calculated value and outputting the same to the node N13 and the node N7 and the nodes N9 and N12 are inputted to invert the value of the NAND operation to invert the node ( A NAND gate G6 and an inverter G7 outputted to N14 and a NAND gate inputted to the node N7 and the nodes N10 and N11 are inverted and outputted to the node N15. To the NAND gate G10 and the inverter G11 that input the node N7 and the nodes N10 and N12 to invert the NAND operation value and output the same to the node N16. It is composed.
상기 퓨즈 박스부(21)는 퓨즈가 하나도 날리지 않은 상태이므로 상기 노드(N9)로 고전위가 흘러 상기 PMOS 트랜지스터(MP3) 및 NMOS 트랜지스터(MN2)는 턴-오프시키고 상기 NMOS 트랜지스터(MN3)는 턴-온시켜 상기 노드(N10)의 전위를 로우로 만든다. 상기와 마찬가지로 상기 노드(N11)는 하이로, 상기 노드(N12)는 로우가 된다.Since no fuses are blown in the fuse box 21, a high potential flows to the node N9 to turn off the PMOS transistor MP3 and the NMOS transistor MN2, and to turn off the NMOS transistor MN3. ON to bring the potential of the node N10 low. As above, the node N11 goes high, and the node N12 goes low.
여기서 리던던시 어드레스가 입력이 되는 경우에는 상기 제1로우 리던던시 장치부(12)의 출력노드(N7)로 하이를 출력하게 되고 이 출력된 신호가 상기 퓨즈로 부터 출력되어 나온 상기 노드(N9∼N10)신호와 결합되어 상기 NAND 게이트(G4,G6,G8,G10)로 입력되게 된다. 상기 제1로우 리던던시 장치부(12)로 부터의 출력신호에 의해 인에이블된 상기 퓨즈 박스부(21)는 상기 NAND 게이트(G4) 및 인버터(G5)에 의해 논리 연산한 값을 상기 노드(N13)로 하이를, 상기 노드(N14,N15,N16)로 로우의 신호를 각각 출력하게 된다.In this case, when a redundancy address is input, high is output to the output node N7 of the first low redundancy device unit 12, and the nodes N9 to N10 output the output signal from the fuse. The signal is coupled to the NAND gates G4, G6, G8, and G10. The fuse box unit 21 enabled by the output signal from the first low redundancy device unit 12 may perform a logic operation by the NAND gate G4 and the inverter G5. High) and low signals to the nodes N14, N15, and N16, respectively.
이 출력된 값은 또다른 퓨즈 박스부(21)로부터 출력되는 노드(N17, N18, N19, N20)의 신호와 합하여 상기 OR논리 회로부(14)로 입력되어 상기 프리디코딩 컬럼 어드레스 신호 전달 회로부(22)의 동작을 제어하는 신호를 출력하게 된다.This output value is inputted to the OR logic circuit section 14 together with the signals of the nodes N17, N18, N19, and N20 output from another fuse box section 21 to provide the predecoding column address signal transmission circuit section 22. Outputs a signal controlling the operation of
상기 OR 논리 회로부(14)는 낭기 노드(N13) 및 상기 노드(N17)의 신호를 입력으로 하여 NOR 연산한 값을 반전시켜 노드(N21)로 출력하는 NOR 게이트(G12) 및 인버터(G13)와, 상기 노드(N17) 및 상기 노드(N18)의 신호를 입력으로 하여 NOR 연산한 값을 반전시켜 노드(N22)로 출력하기 위한 NOR게이트(G14)및 인버터(G15)와, 상기 노드(N15)및 상기 노드(N19)의 신호를 입력으로 하여 NOR 연산한 값을 반전시켜 노드(N23)로 출력하기 위한 NOR게이트(N16) 및 인버터(G17)와, 상기 노드(N16) 및 상기 노드(N20)의 신호를 입력으로 하여 NOR 연산한 값을 반전시켜 노드(N24)로 출력하기 위한 NOR 게이트(G18) 및 인버터(G19)로 구성된다.The OR logic circuit unit 14 receives the NOR gate N13 and the signals of the node N17 as inputs, and the NOR gate G12 and the inverter G13 which inverts the NOR operation value and outputs the same to the node N21. And a NOR gate G14 and an inverter G15 for inverting the NOR operation by inputting the signals of the node N17 and the node N18 to the node N22, and outputting the same to the node N22, and the node N15. And a NOR gate N16 and an inverter G17 for inverting the value of the NOR operation by inputting the signal of the node N19 to the node N23, and outputting the result to the node N23, the node N16 and the node N20. And an NOR gate G18 and an inverter G19 for inverting the value obtained by the NOR operation as the input signal and outputting the inverted value to the node N24.
여기서 상기 노드(N17∼N20)로 나머지 하나와 컬럼 리던던시 신호를 감지한 신호를 출력하는 퓨즈 회로부(21)의 퓨즈가 상기와 똑같이 퓨즈가 끊기지 않은 상태이면, 상기 노드(N17)는 하이, 상기 노드(N18~N20)는 로우의 전위를 가지게 될 것이다. 따라서 상기 OR 논리 회로부(14)에 의해 오아링(oring)된 각각의 신호는 상기 노드(N21)로 하이, 상기 노드 (N22~N24)로는 로우 상태의 신호를 각각 출력하게 된다.Here, when the fuse of the fuse circuit unit 21 which outputs a signal sensing the other one and the column redundancy signal to the nodes N17 to N20 is not blown as described above, the node N17 is high and the node. (N18 ~ N20) will have low potential. Therefore, each signal ored by the OR logic circuit 14 outputs a high signal to the nodes N21 and low signals to the nodes N22 to N24, respectively.
여기서 특이한 점은 종래의 경우에는(제2도에서)퓨즈 박스부(21)에서 프로그래밍된 퓨즈의 상태에 따라 출력된 신호에 의해 프리디코딩된 컬럼 리던던시 어드레스 신호를 선택하여 리던던시할 컬럼 어드레스 신호의 수만큼을 먼저 출력하게 되고, 그 다음 리던던시 검출 회로부(23)에 의해 그 셀 어레이 블럭의 리던던시 어드레스 신호를 검출한 다음 다시 다른 셀 어레이 블럭의 리던던시 어드레스 신호와 오아링(oring)한 다음 여분의 셀에 연결된 스페어 어드레스 라인으로 그 리던던시 할 값을 출력하게 되는데, 본 발명에서는 리던던시 어드레스 신호가 들어오면 로오 리던던시 장치부(12)에 의해 선택된 셀 어레이 블럭에서 리던던시할 컬럼 어드레스 신호를 감지한후 프리디코딩된 컬럼 어드레스 신호가 입력되면 이를 출력하여 다른 셀 어레이 블럭에서 출력된 리던던시 어드레스 신호와 오아링(oring)하여 바로 스페어 어드레스 라인으로 출력되게 함으로써 리던던시의 동작속도를 향상시켰다는 점이다.The peculiarity here is that in the conventional case (in Fig. 2), the number of column address signals to be redundant by selecting the pre-decoded column redundancy address signal by the signal outputted according to the state of the fuse programmed in the fuse box unit 21. As much as possible, the redundancy detection circuit unit 23 detects the redundancy address signal of the cell array block, and then rings the redundancy address signal of the other cell array block, and then adds to the spare cell. The redundancy value is output to the connected spare address line. In the present invention, when the redundancy address signal is input, the pre-decoded column is detected after detecting the column address signal to be redundancy in the cell array block selected by the row redundancy device unit 12. When an address signal is input, it is outputted to another cell array block. The output address signal and a redundancy Iowa ring (oring) to a point sikyeotdaneun increase the operating speed of the redundancy by the output should be just the spare address lines.
상기 OR논리 회로부(14)로 부터의 출력신호에 의해 그 동작이 제어되는 컬럼 리던던시 어드레스 신호 전달 회로부(22)는 프리디코딩된 컬럼 어드레스 신호(ay450~3)가 입력되는 드레인 단자 및 출력단자(N25)사이에 접촉되며 게이트에 상기 노드(N21~N24)가 각각 연결된 NMOS 트랜지스터(MN6∼MN9)로 구성된다.The column redundancy address signal transfer circuit unit 22 whose operation is controlled by the output signal from the OR logic circuit unit 14 includes a drain terminal and an output terminal N25 to which the predecoded column address signals ay450 to 3 are input. NMOS transistors MN6 to MN9 connected to the gates and connected to the gates N21 to N24, respectively.
상기 컬럼 리던던시 어드레스 신호 전달 회로부(22)는 상기 노드(N21)가 하이 상태이므로 상기 NMOS 트랜지스터(MN6)가 턴-온되어 리던던시할 프리디코딩된 컬럼 어드레스 신호(ay453)를 상기 노드(N25)로 출력하게 된다. 상기 리던던시 검출 회로부(23)는 상기 노드(N25) 및 다른 셀 어레이 블럭의 컬럼 리던던시 장치부(13)로부터 출력된 리던던시 신호를 입력으로 하여 NAND 연산한 값을 반전시켜 스페어 어드레스 라인으로 출력하는 NAND 게이트(G20) 및 인버터(G21)로 구성된다.Since the node N21 is in a high state, the column redundancy address signal transfer circuit 22 outputs a predecoded column address signal a4545 to be redundancy by turning on the NMOS transistor MN6 to the node N25. Done. The redundancy detection circuit unit 23 receives a redundancy signal output from the column redundancy device unit 13 of the node N25 and another cell array block as an input, and inverts the NAND operation value to output to a spare address line. It consists of G20 and inverter G21.
상기 리던던시 검출 회로부(23)는 상기 각 셀 어레이 블럭으로 부터 발생된 결함 셀을 감지한 리던던시 어드레스 신호를 입력으로 하여 이를 오아링한 값을 상기 결함 셀에 연결된 스페어 어드레스 라인으로 리던던시할 어드레스 신호를 전달하게 된다.The redundancy detection circuit unit 23 receives a redundancy address signal that detects a defective cell generated from each cell array block, and transfers the addressed value to the spare address line connected to the defective cell. Done.
이상에서 설명한 본 발명의 컬럼 리던던시 장치를 반도체 기억장치의 내부에 구현하게 되면, 리던던시 어드레스 신호가 들어오면 이를 감지한 로오 리던던시 장치에 의해 선택된 셀 어레이 블럭에서 리던던시할 컬럼 어드레스를 감지하고 이때 프리디코딩된 컬럼 어드레스 신호가 입력되면 이를 출력하여 다른 셀 어레이 블럭에서 출력된 리던던시 어드레스 신호와 오아링한 다음 바로 스페어 어드레스 라인으로 출력되게 함으로써 리던던시 어드레스 신호를 감지하는 동작 속도를 향상시켰고, 또한 정상 어드레스 라인에 연결된 리던던시 감지 장치의 수가 적으므로 리던던시 회로로 인하여 생기는 정상 어드레스 라인의 지연이 줄어들어 동작 속도를 빠르게 하는 효과가 있다.When the column redundancy device of the present invention described above is implemented in the semiconductor memory device, the redundancy address signal detects the column address to be redundancy in the cell array block selected by the redundancy device that detects the redundancy address signal and pre-decodes the redundancy address. When the column address signal is input, it is outputted so that it can be output to the spare address line after being ringed with the redundancy address signal output from another cell array block, thereby improving the operation speed of detecting the redundancy address signal and connected to the normal address line. Since the number of redundancy sensing devices is small, the delay of the normal address line caused by the redundancy circuit is reduced, thereby increasing the operation speed.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950010966A KR0146175B1 (en) | 1995-05-04 | 1995-05-04 | Column redundancy apparatus for semiconductor memory device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950010966A KR0146175B1 (en) | 1995-05-04 | 1995-05-04 | Column redundancy apparatus for semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960042764A KR960042764A (en) | 1996-12-21 |
| KR0146175B1 true KR0146175B1 (en) | 1998-11-02 |
Family
ID=19413747
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950010966A KR0146175B1 (en) | 1995-05-04 | 1995-05-04 | Column redundancy apparatus for semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0146175B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100353556B1 (en) * | 2000-10-25 | 2002-09-28 | 주식회사 하이닉스반도체 | Redundancy control circuit of semiconductor memory |
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|---|---|---|---|---|
| US11016843B2 (en) * | 2018-12-06 | 2021-05-25 | Micron Technology, Inc. | Direct-input redundancy scheme with adaptive syndrome decoder |
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| KR100353556B1 (en) * | 2000-10-25 | 2002-09-28 | 주식회사 하이닉스반도체 | Redundancy control circuit of semiconductor memory |
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| KR960042764A (en) | 1996-12-21 |
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