KR100353233B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR100353233B1
KR100353233B1 KR1019970706200A KR19970706200A KR100353233B1 KR 100353233 B1 KR100353233 B1 KR 100353233B1 KR 1019970706200 A KR1019970706200 A KR 1019970706200A KR 19970706200 A KR19970706200 A KR 19970706200A KR 100353233 B1 KR100353233 B1 KR 100353233B1
Authority
KR
South Korea
Prior art keywords
layer
region
base
semiconductor
collector
Prior art date
Application number
KR1019970706200A
Other languages
English (en)
Other versions
KR19980702793A (ko
Inventor
고지 히라타
도모노리 다노우에
히로시 마스다
히로유키 우치야마
가즈히로 모치즈키
Original Assignee
히다치초엘에스아이 엔지니어링가부시키가이샤
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히다치초엘에스아이 엔지니어링가부시키가이샤, 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 히다치초엘에스아이 엔지니어링가부시키가이샤
Priority claimed from PCT/SE1995/000485 external-priority patent/WO1996035038A1/en
Publication of KR19980702793A publication Critical patent/KR19980702793A/ko
Application granted granted Critical
Publication of KR100353233B1 publication Critical patent/KR100353233B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)

Abstract

헤테로접합 바이폴라 트랜지스터나 헤테로 절연게이트 전계효과 트랜지스터를 갖는 반도체장치에 한정되지 않고 반도체장치 전반에 있어서의 접촉구조에 관한 것으로서, 제2 도체층과 단결정 반도체층과의 전기적 단락을 방지하고 베이스전극 저항의 증대를 수반하지 않고 베이스 메사부의 면적을 저감하기 위해서, 다결정 또는 비정질의 언도프 Ⅲ-V족 화합물 반도체 또는 그들의 혼정으로 이루어지는 반도체층에 제1 도체층의 적어도 일부 및 그의 주위에 존재하는 절연성 Si화합물층이 노출되는 크기의 접촉용 관통구멍을 형성하고, 그 관통구멍내에 제2 도체층을 제1 도체층과 접하도록 형성하였다.
이렇게 하는 것에 의해서, 반도체층은 절연성 Si화합물층과의 선택적 드라이에칭이 가능하므로, 반도체층에 관통구멍을 뚫을 때 절연성 Si화합물층은 에칭되지 않아 제2 도체층이 절연성Si화합물층의 하부에 있는 단결정 반도체층과 전기적으로 단락하는 것을 방지할 수 있다는 효과가 얻어진다.

Description

반도체장치 및 그 제조방법
종래의 Ⅲ-V족 화합물 반도체를 사용한 해테로접합 바이폴라 트랜지스터는 예를들면 National Technical Repot Vol.39 No.6 Dec. 1993 pp.729∼735에 기재되어 있다(제1의 종래예). 그의 단면구조도를 도 2a에 도시한다. GaAs기판(1)상에 과도프 n형 GaAs서브컬렉터층(2), n형 GaAs컬렉터층(3), 고도프 p형 GaAs베이스층 (4), n형 AIGaAs 이미터층(5), 옴접합을 취하기 쉽게 하는 고토프 n형 GaAs캡층 (6), 고도프 n형 InGaAs캡층(7)이 형성되어 있다. 이미터전극(8), 베이스전극(10), 컬렉터전극(16)은 각 이미터층, 베이스층, 서브컬렉터층을 노출시킨 것 위에 형성되어 있다. (38)은 수소이온주입에 의해 고저항화한 영역이다. 이 소자에서는 이미터전극(8)의 면적이 배선금속(20)과의 접속에 사용되는 SiN층(39)로 구성된 이미터전극 컬렉터구멍의 면적보다 큰 구조로 되어 있다.
Ⅲ-V족 화합물 반도체를 사용한 혜테로접합 바이폴라 트랜지스터의 다른 예가 IEEE Electron Device Letters EDL-8(1987) pp.246∼248에 기재되어 있다 (제2의 종래예). 그의 단면구조도를 도 2b에 도시한다. GaAs기판(1)상에 고도프 n형GaAs서브컬렉터층(2), n형 GaAs컬렉터층(3), 고도프 P형 GaAs베이스층(4), 언도프 GaAs베이스 스페이서층(4'), n형 AIGaAs이미터충(5) 및 옴접합을 취하기 쉽게 하는 고도프 n형 GaAs캡층(6)이 형성되어 있다. 이미터전극(8), 베이스전극(10), 컬렉터전극(16)은 각 이미터층, 베이스충, 서브컬렉터층을 노출시킨 것 위에 마련되어 있다. (9)는 SiO2측벽, (38)은 수소이온주입에 의해 고저항화한 영역, (40)은 SiO2막이다. 이 소자에서는 베이스층(4) 및 컬렉터층(3)의 메사부의 외주가 베이스전극 (10)의 외주와 일치한 구조로 되어 있다.
또, 종래의 헤테로 절연게이트 전계효과 트랜지스터는 예를들면 일본국 특허공개공보 평성5-283433호에 기재되어 있다(제3의 종래예). 헤테로 절연게이트 전계효과 트랜지스터라는 것은 채널과 션트키 게이트전극 사이에 채널층보다 에너지밴드갭이 큰 층을 마련한 구조의 게이트 전계효과 트랜지스터이다. 그의 단면구조도를 도 9에 도시한다. 여기에서, (26)은 단결정 반도체기판, (31)은 고도프 n형 GaAs층, (28)은 n형 GaAs층과 언도프 AIGaAs층 및 언도프 GaAs층으로 이루어지는 채널층, (24)는 SiO2층간절연층이다. 이 소자에서는 SWi로 이루어지는 게이트전극 (29)상에 저저항 금속(37)을 적층해서 게이트저항이 저감된 구조로 되어 있다.
본 발명은 바이폴라 트랜지스터, 전계효과 트랜지스터 등의 반도체장치 전반 및 그 제조방법에 관한 것이다.
도 1은 본 발명의 실시예1의 헤테로접합 바이폴라 트랜지스터의 단면구조
도,
도 2a 및 도 2b는 각각 종래의 헤테로접합 바이폴라 트랜지스터의 단면구조도,
도 3은 본 발명의 실시예1의 헤테로접합 바이폴라 트랜지스터의 제조공정도,
도 4는 본 발명의 실시예2의 헤테로접합 바이폴라 트랜지스터의 제조공정도,
도 5는 본 발명의 실시예3의 헤테로접합 바이폴라 트랜지스터의 제조공정도,
도 6은 본 발명의 실시예4의 헤테로접합 바이폴라 트랜지스터의 제조공정도,
도 7은 본 발명의 실시예5의 차동증폭회로의 회로도,
도 8은 본 발명의 실시예5의 차동증폭회로의 회로레이아웃도.
도 9는 종래의 헤테로 절연게이트 전계효과 트랜지스터의 단면구조도,
도 10은 본 발명의 실시예6의 헤테로 절연게이트 전계효과 트랜지스터의 제조공정도,
도 11은 본 발명의 실시예7의 스테이틱형 랜덤액세스 메모리셀의 회로도,
도 12는 본 발명의 실시예8의 다이나믹형 랜덤액세스 메모리셀의 회로도.
<발명의 개시>
헤테로접합 바이폴라 트랜지스터를 초고속화하기 위해서는 베이스저항, 이미터-베이스간 용량, 베이스-컬렉터간 용량의 저감이 유효하다. 그 중, 각 용량은 접합면적에 비례해서 증가한다. 용량의 저감에는 이미터 등의 각 패턴 자체의 미세화 및 그들 사이의 거리의 단축이 효과적이다.
그러나, 상기 제1의 종래예에 있어서 이미터전극(8)의 면적을 작게 해 가서 이미터전극 콘택트홀의 면적보다 작아질 정도까지 미세화하면, 이미터전극 콘택트홀의 형성시의 에칭에 의해 베이스전극(10)이 노출되고, 배선금속(20)에 의해서 이미터-베이스간이 단락한다는 문제가 있다는 것을 알 수 있었다. 따라서, 소자의 미세화에 따른 이미터-베이스간 및 베이스-컨렉터간 기생용량의 저감에는 한계가 있다.
또, 상기 제2의 종래예에 있어서 베이스층(4) 및 컬렉터층(3)의 메사부의 외주를 작게 해 가면 베이스전극 면적도 작게 해야만 하고, 그 결과 베이스전극 저항이 증가한다는 과제가 있다는 것을 알 수 있었다.
또, 상기 제3의 종래예에 있어서는 게이트전극(29)를 노출시키기 위한 SiO2층간절연층(24)의 에치백시에 SiO2층간절연층(24)의 에칭이 너무 진행되어 소스영역 또는 드레인영역까지 도달하며, 그 결과 게이트전극(29)상에 저저항 금속층(37)을 형성했을 때 소스영역 또는 드레인영역과 게이트전극(29)가 단락한다는 문제가 있다는 것을 알 수 있었다.
본 발명의 제1의 목적은 헤테로접합 바이폴라 트랜지스터나 헤테로 절연게이트 전계효과 트랜지스터를 갖는 반도체장치에 한정되지 않고 반도체장치 전반에 있어서의 상기와 같은 상황하의 단락의 문제를 해결하는 것이다. 즉, 단결정 반도체층상에 제1 도체층이 형성되고, 제1 도체층의 측면상에 제1 절연성 Si화합물층이 형성된 제1 도체층 및 그의 주위에 존재하는 제1 절연성 Si화합물층상에 이들과 접해서 형성된 제2 도체층으로 이루어지는 구조를 갖는 반도체장치를 대상으로 하며, 제2 도체층과 단결정 반도체층과의 전기적 단락을 방지하는 것이다.
본 발명의 제2의 목적은 헤테로접합 바이폴라 트랜지스터를 갖는 반도체장치에 있어서 베이스전극 저항의 증대를 수반하지 않고 베이스 메사부의 면적을 작게 하는 것이다.
상기 제1의 목적은 제1 절연성 Si화합물층상에 제1 도체층의 적어도 일부 및 그의 주위에 존재하는 제1 절연성 Si화합물이 노출된 관통구멍을 갖는 다결정 또는 비정질의 언도프 Ⅲ-V족 화합물 반도체 또는 그들의 혼정(alloy)으로 이루어지는 제1 반도체층을 형성하고, 제2 도체층을 관통구멍내에 형성하는 것에 의해 달성된다.
또, 상기 제l의 목적은 단결정 반도체층상에 세1 도체층을 형성하는 공정, 제1 도체층의 측면상에 제1 도체층의 상면이 노출되도록 제1 절연성 Si화합물층을 형성하는 공정, 제1 절연성 Si화합물층상 및 제1 도체층상에 다결정 또는 비정질의 언도프 Ⅲ-V족 화합물 반도체 또는 그들의 혼정으로 이루어지는 제1 반도체층 및 제2 절연성 Si화합물층을 이러한 순서로 형성하는 공정, 반응성 가스를 사용하는 제1 반도체층에 대한 선택적 드라이에칭법을 이용해서 제2 절연성 Si화합물층에 제1 반도체층에 도달하는 제1 관통구멍을 형성하는 공정, 반응성 가스를 사용하는 제1 도체층 및 제1 절연성 Si화합물층 반도체층에 대한 선택적 드라이에칭법을 이용하고 또한 제1 관통구멍을 갖는 제2 절연성 Si화합물층을 에칭마스크로서 이용해서 제1 반도체층에 제1 도체층의 적어도 일부 및 그의 주위에 존재하는 제1 절연성 Si화합물층에 도달하는 제2 관통구멍을 형성하는 공정, 제1 및 제2 관통구멍으로 구성되는 관통구멍내에 제1 도체층과 접하도록 제2 도체층을 형성하는 공정을 포함하는 반도체장치의 제조방법에 의해서도 달성할 수 있다. 상기 제2의 목적은 바이폴라 트랜지스터의 서브컬렉터영역, 컬렉터영역, 베이스영역 및 이미터영역이 이러한 순서로 적층된 구조를 갖고 컬렉터영역 및 베이스영역은 서브컬렉터영역보다 좁고 이미터영역은 컬렉터영역 및 베이스영역보다 좁고 또 서브컬렉터영역, 컬렉터영역 및 베이스영역상에 형성되며 또한 베이스영역상에 관통구멍을 갖는 절연층, 이 절연층의 관통구멍내에 베이스영역과 접해서 형성되고 또한 베이스영역과 동일 도전형인 베이스인출 반도체층, 베이스인출 반도체층과 접하고 또한 절연층상으로 연장해서 형성된 베이스전극을 갖는 반도체장치에 의해서 달성할 수가 있다.
상기 제1의 목적을 달성하기 위해 도입된 다결정 또는 비정질의 언도프Ⅲ-V족 화합물 반도체 또는 그들의 혼정으로 이루어지는 제1 반도체층은 제1 절연성 Si화함물층과의 선택적 드라이에칭이 가능하므로, 제1 반도체층에 관통구멍을 뚫을 때 제1 절연성 Si화합물층은 에칭되지 않는다. 따라서, 제2 도체층과 단결정 반도체층과의 전기적 단락을 방지할 수가 있다.
또, 제2 절연성 Si화합물층을 도입하는 것에 의해, 구조적으로는 배선용량을 저감할 수 있고 제법적으로는 소자표면의 단차를 저감할 수 있으므로 배선의 형성이 용이하게 된다.
또, 제1 반도체층은 형성온도에 따라 다결정 또는 비정질 또는 그들의 혼정으로 된다. 형성온도가 낮은 쪽에서 높은 쪽을 향해 비정질, 그들의 혼정, 다결정 순으로 출현한다. 마이너스 온도에서의 형성도 가능하다. 제1반도체층의 저항율은 저온에서 형성할 수록 커지고 이 점에서는 저온형성이 바람직하지만, 저온형성에서는 막중의 수분의 함유량이 많아져 형성온도의 하한은 막질과의 균형에 의해 결정된다. 형성온도의 상한은 소자의 특성열화를 고려하면 400℃정도가 바람직하다.
또, 다결정 또는 비정질의 언도프 Ⅲ-V족 화합물 반도체 또는 그들의 혼정으로 이루어지는 반도체층과 절연성 Si화합물층과의 에칭선택성을 이용하면, 관통구멍을 갖는 상기 반도체층이 절연성 Si화합물상에 형성된 구조를 제어성좋게 실현할 수가 있다.
상기 제2의 목적을 달성하기 위해 도입된 베이스전극 아래에 절연층을 마련하는 구조는 베이스 메사영역을 작게 한 경우에도 베이스전극 면적을 작게 하지 않아도 되므로, 베이스전극 저항의 증대를 수반하지 않고 베이스 메사부의 면적을 작게 할 수가 있다. 또, 베이스-컬렉터간 용량을 저감할 수가 있다.
<발명을 실시하기 위한 최량의 형태>
이하, 실시예에 의해 본 발명을 더욱 상세하게 설명한다.
실시예1
본 발명의 실시예1의 AIGaAs/GaAs 헤테로접합 바이폴라 트랜지스터를 도 1 및 도 3을 이용해서 설명한다. 본 실시예에서는 층간절연영역에 비정질의 언도프 GaAs층(15)를 갖는다.
우선, GaAs(100) 기판(1)상에 고도프 n형 GaAs서브컬렉터층(2)(Si농도=5× 1018/㎤, 막두께=500nm), n형 GaAS컬렉터층(3)(Si농도=5×1016/㎤, 막두께=150nm),고도프 p형 GaAs베이스층(4)(C농도=4×1019/㎤,막두께=50nm), n형AlCaAs 이미터층 (5)(AlAs 몰비=0.3, Si농도=1×1018/㎤, 막두께=50nm), 이미터 옴접촉 형성용의 고도프 n형 GaAs캡층(6)(Si농도=5×1018/㎤,막두께=150nm) 및 고도프 n형 InGaAs캡층 (7)(Si농도=5×1018/㎤, 막두께=50nm)를 결정성장시켰다. 계속해서, W를 600nm 퇴적시키고, 위상시프트법을 이용한 포토리도그래피 및 F를 함유한 가스를 사용해서 ECR법 드라이에칭에 의해 폭 0. 3㎛의 W이미터전극(8)을 형성하였다. 계속해서, 이 이미터전극(8)을 마스크로 해서 ECR법(가스비:Cl2/CH4=7/3sccm, 에칭압력=36mPa, μ 파워=700W, RF파워=50W, 기관온도=25℃)에 의해 InGaAs캡층(7), GaAs캡층(6) 및 이미터층(5)를 이방적으로 에칭하여 베이스층(4)를 노출시켰다(도 3a).
다음에, SiO2의 퇴적 및 드라이에칭에 의해 SiO2측벽(9)를 형성하였다(측벽길이=0.1㎛). 계속해서, 베이스전극(10)의 재료인 Pt, Ti, Mo, Ti, Pt, Au를 이러한 순서로 300nm 지향성 증착하고, 또 SiO2막(11)을 퇴적시키며, 또 포노레지스트(12a)를 도포해서 평탄화를 실행하였다(도 3b).
그 후, 포토레지스트(12a) 및 SiO2막(11)을 에치백해서 이미터전극(8)상에 피착되어 있는 베이스전극(10)용 재료막을 노출시켰다(도 3c).
다음에, 노출된 베이스전극(10)용 재료막을 SiO2측벽(9)의 측면에 피착되어 있는 부분의 일부를 포함해서 이온밀링에 의해 에칭제거하였다(도 3d).
다음에, SiO2의 퇴적 및 포토레지스트를 마스크로 한 드라이에칭에 의해 SiO2막 패턴(13)을 형성하고, 이 SiO2막 패턴(13)을 마스크로 해서 이온밀링에 의해 베이스전극(10), 베이스층(4) 및 컬렉터층(3)을 가공하고 서브컬렉터층(2)를 노출시켰다(도 3e).
다음에, SiO2의 퇴적 및 드라이에칭에 의해 노출된 베이스전극(10)을 덮는 SiO2측벽(14)를 형성하였다. 그 후, 분자선 에피택시(epitaxy)장치내에 있어서 기판가열온도 120℃로 언도프 GaAs를 50nm 두께 퇴적을 실행하였다. 형성된 층(15)의 결정구조는 비정질로 된다(도 3f).
다음에, 서브컬렉터층(2)를 드라이에칭하여 소자간 분리를 실행하였다. 계속해서, 리프트오프법(lift-off method)에 의해 AuGe컬렉터전극(16)을 형성하였다.
그 후, SiO2막(17), (18) 및 (19)를 순차 퇴적시켜 층간절연영역을 형성하였다. 여기에서, SiO2막(18)은 단차를 저감하기 위한 막으로서, 도포법에 의해 형성하였다. SiO2막(17) 및 (19)는 SiO2막(18)로의 수분의 침입을 방지하는 역할을 한다. 다음에, 이미터전극 콘택트홀 형성용 포토레지스트 마스크(12b)를 형성하였다(도 3g).
다음에, HF와 H2O의 혼합에칭액에 의해 SiO2막(19)를 등방적으로 에칭한다. 계속해서, C2F6가스와 CHF3가스를 사용한 RIE범 드라이에칭에 의해 SiO2막(19),도포SiO2막(18), SiO2막(17)을 언도프 GaAs층(15)에 대해서 선택적이고 또한 이방적으로 가공하였다(도 3h).
다음에, SiCl4가스를 사용해서 ECR법 드라이에칭에 의해 언도프 GaAS층(15)를 SiO2막(14) 및 이미터전극(8)에 대해서 선택적이고 또한 이방적으로 가공하여 이미터전극(8)의 상면을 노출시킨다(도 3i).
마찬가지로, 베이스전극(10) 및 컬렉터전극(16)상에도 콘택트홀을 형성한 후 배선금속(20)을 퇴적시키고, 밀링에 의해 배선가공을 실행하여 헤테로접합 바이폴라 트랜지스터를 제작하였다(도 1).
본 실시예에 의하면, 층간절연영역에 형성된 비정질 GaAs에 의해서 이미터-베이스간의 단락이나 배선금속의 단선을 발생시키는 문제없이 폭 0. 3㎛의 이미터영역을 갖는 헤테로접합 바이폴라 트랜지스터를 제조효율좋게 제작할 수가있다. 그 결과, 종래의 이미터영역폭이 1㎛인 소자와 비교해서 이미터-베이스간 기생용량을 약1/3, 베이스-컬렉터간 기생용량을 약2/3로 저감할 수 있고, 최대발진 주파수를 1. 2배 정도로 한 초고속 헤테로접합 바이폴라 트랜지스터를 제작할 수가 있다.
실시예2
본 발명의 실시예2의 AIGaAs/GaAs 헤테로접합 바이폴라 트랜지스터를 도 4를 이용해서 설명한다. 본 실시예에서는 층간절연영역에 비정질의 언도프GaAs층(15)를 갖고 또 베이스층과 베이스전극 사이에 베이스전극 접촉저항의 증대를 억제하기 위한 고도프 P형 GaAs층(23)과 컬렉터영역중의 기생컬렉터영역에 베이스-컬렉터간 용량을 저감하기 위한 SiO2막(22)를 마련하고 있다.
먼저, GaAs(100) 기판(1)상에 고도프 n형 GaAs 서브컬렉터층(2)(Si농도=5 ×1018/㎤, 막두께=500nm), n형 GaAS컬렉터층(3)(Si농도=5×1016/㎤, 막두께=150nm), 고도프 p형 GaAs베이스층(4)(C농도=4×1019/㎤, 막두께=50nm), n형AlGaAs이미터층 (5)(AlAs 몰비=0.3, Si농도=1×1018/㎤, 막두께=50nm), 이미터 옴접촉 형성용의 고도프 n형 GaAs캡층(6)(Si농도=5×1018/㎤, 막두께=150nm) 및 고도프 n형 InGaAs캡층 (7)(Si농도=5×1018/㎤, 막두께=50nm)를 결정성장시켰다. 계속해서, W를 600nm 퇴적시키고, 위상시프트법을 이용한 포토리도그래피 및 F를 함유한 가스를 사용해서 ECR법 드라이에칭에 의해 폭 0. 3㎛의 W이미터전극(8)을 형성하였다. 계속해서, 이 이미터전극(8)을 마스크로 해서 ECR법(가스비:Cl2/CH4=7/3sccm, 에칭압력=36mPa, μ 파 파워=700W, RF파워=50W, 기판온도=25℃)에 의해 InGaAs캡층(7), GaAs캡층(6) 및 이미터층(5)를 이방적으로 에칭하여 베이스층(4)를 노출시켰다(도 4a).
다음에, SiN의 퇴적 및 드라이에칭에 의해 SiN측벽(21)(측벽길이=0. 5㎛)를 형성하고, 이 이미터전극(8)과 SiN측벽(21)을 마스크로 해서 ECR법 드라이에칭에 의해 베이스층(4) 및 컬럭테층(3)을 이방적으로 가공하고 서브컬렉터층(2)를 노출시켰다. 그 후, SiO2막(22)를 퇴적시키고 포토레지스트(12c)를 도포해서 평탄화를 실행하였다(도 4b).
다음에, 포토레지스트(12c) 및 SiO2막(22)를 에치백하고, SiO2막(22)를 300nm의 두께로 하였다. 이 때, 베이스층(4)는 노출되어 있지 않다(도 4c).
다음에, 배럴형의 에칭장치에 의해 F를 함유하는 가스를 사용해서 SiN막(21)을 에칭하여 베이스층(4)를 노출시켰다. 그 후, SiO2의 퇴적 및 드라이에칭에 의해 이미터부(5), (6), (7), (8) 및 SiO2막(22)의 측면에 SiO2측벽(9)를 형성하였다. SiO2측벽(9)의 측벽길이는 0. 1㎛이고, 베이스층(4)는 충분히 노출된다(도 4d).
다음에, 기판을 유기금속기상 에피택시장치로 도입하여 고도프 p형 GaAs층(23)(C농도=4×1020/㎤, 막두께=150nm)의 선택에피택셜성장을 실행하였다. 계속해서, 베이스전극(10)의 재료인 Pt, Ti, Mo, Ti, Pt. Au를 이러한 순서로 300nm 지향성 증착하고, 또 SiO2막(11)을 퇴적시키며, 또 포토레지스트(12a)를 도포해서 평탄화를 실행하였다.
그 후, 포토레지스트(12a) 및 SiO2막(11)을 에치백해서 이미터전극(8)상에 피착되어 있는 베이스전극(10)용 재료막을 노출시켰다(도 4e).
다음에, 노출된 베이스전극(10)용 재료막을 SiO2측벽(9)의 측면에 피착되어 있는 부분의 일부를 포함해서 이온밀링에 의해 에칭제거하였다(도 4f).
다음에, SiO2의 퇴적 및 포토레지스트를 마스크로 한 드라이에칭에 의해 SiO2막 패턴(13)을 형성하고, 이 SiO2막 패턴(13)을 마스크로 해서 이온밀링에 의해베이스전극(10)의 가공을 실행하였다(도 4g).
다음에, SiO2의 퇴적 및 드라이에칭에 의해 노출된 베이스전극(10)을 덮는 SiO2측벽(14)를 형성한 후, 기판을 분자선 에피택시장치내로 도입하여 기판가열을 실행하지 않고 실온에서 언도프 GaAs를 50nm 두께 퇴적을 실행하였다(도 4h).형성된 층(15)의 결정구조는 비정질로 된다.
다음에, 서브컬렉터층(2)를 드라이에칭해서 소자간 분리를 실행하였다. 계속해서, 리프트오프법에 의해 AuGe컬렉터전극(16)을 형성하였다. 그 후, SiO2막(17), (18) 및 (19)를 순차 퇴적시켜 층간절연영역을 형성하였다. 여기에서, SiO2막(18)은 단차를 저감하기 위한 막으로서, 도포법에 의해 형성하였다. SiO2막(17) 및 (19)는 SiO2막(18)로의 수분의 침입을 방지하는 역할을 한다. 다음에, 이미터전극 콘택트홀 형성용 포토레지스트 마스크(12b)를 형성하였다(도 4i).
다음에, HF와 H2O의 혼합에칭액에 의해 SiO2막(19)를 등방적으로 에칭한다. 계속해서, C2F6가스와 CHF3가스를 사용한 RIE법 드라이에칭에 의해 SiO2막(19), 도포SiO2막(18), SiO2막(17)을 언도프 GaAs층(15)에 대해서 선택적이고 또한 이방적으로 가공하였다(도 4j).
다음에, SiCl4가스를 사용해서 ECR법 드라이에칭에 의해 언도프GaAS층(15)를 SiO2막(14) 및 이미터전극(8)에 대해서 선택적이고 또한 이방적으로 가공하여 이미터전극(8)의 상면을 노출시킨다(도 4k).
마찬가지로, 베이스전극(10) 및 컬렉터전극(16)상에도 콘택트홀을 형성한후 배선금속(20)을 퇴적시키고, 밀링에 의해 배선가공을 실행하여 헤테로접합 바이폴라 트랜지스터를 제작하였다(도 4l).
본 실시예에 의하면, 베이스인출영역에 C농도 4×1020/㎤의 GaAs층(23)을 형성하는 것에 의해 베이스전극의 접촉저항의 증대를 억제하고, 또 기생컬렉터영역에는 비유전율이 낮은 SiO2막(22)를 마련해서 베이스-컬렉터 접합영역을 축소하고 있기 때문에, 실시예1의 구조와 비교해서 베이스-컬렉터 기생용량을 약1/3로 저감할 수 있고 최대발진주파수를 1. 7배 정도로 한 초고속 헤테로접합 바이폴라트랜지스터를 제작할 수가 있다. 또, 층간절연영역에 형성된 비정질의 언도프GaAs층(15)에 의해서 이미터-베이스간의 단락이나 배선금속의 단선을 일으키는 문제없이 제조효율좋게 헤테로접합 바이폴라 트랜지스터를 제작할 수가 있다.
실시예3
다음에, 본 발명의 실시예3의 AIGaAs/GaAs 헤테로접합 바이폴라 트랜지스터를 도 4a, 도 4e∼도 4k 및 도 5를 이용해서 설명한다. 본 실시예에서는 기생컬렉터영역에 실시예2의 SiO2막(22)보다 더욱 비유전율이 낮은 폴리이미드수지막(25)를 사용하고 있다.
본 실시예의 제조방법은 실시예2(도 4)와 기본적으로 동일하고, 도 4b∼도 4d가 도 5a∼도 5c로 치환된 점이 다르다.
먼저, 도 4a의 구조체의 표면전체에 SiO2를 퇴적시키고, 드라이에칭에 의해 SiO2측벽(24)(측벽길이=0. 5㎛)를 형성하였다. 계속해서, 이 SiO2측벽(24)와 이미터전극(8)을 마스크로 해서 ECR법 드라이에칭에 의헤 베이스층(4) 및 컬렉터층(3)을 이방적으로 가공하여 서브컬렉터층(2)를 노출시켰다. 계속해서, 표면전체에 폴리이미드수지를 그의 표면이 평탄하게 될 때까지 도포해서 폴리이미드수지막(25)를 형성하였다(도 5a).
다음에, 폴리이미드수지막(25)를 에치백하여 300nm의 두께로 하였다. 이 때, 베이스층(4)는 노출되어 있지 않다(도 5b).
다음에, HF와 H2O의 혼합에칭액에 의해 SiO2측벽(24)를 에칭제거하여 베이스층(4)를 노출시켰다. 그 후, SiO2의 퇴적 및 드라이에칭에 의해 이미터부(5), (6), (7), (8) 및 폴리이미드 수지막(25)의 측면에 SiO2측벽(9)를 형성하였다. SiO2측벽 (9)의 측벽길이는 0. 1㎛이고, 베이스층(4)는 충분히 노출된다(도 5C).
이하, 도 4e∼도 4k와 마찬가지의 제조공정을 이용해서 혜테로접합 바이폴라 트랜지스터를 제작하였다. 완성도를 도 5d에 도시한다.
본 실시예에 의하면, 기생컬렉터영역에 SiO2막(22)보다 비유전율이 낮은 폴리이미드 수지막(25)를 형성하였으므로, 실시예2의 구조와 비교해서 더욱더 베이스 -컬렉터 기생용량을 약7/9로 저감하고 최대발진주파수를 1. 1배 정토로 한 초고속 헤테로접합 바이폴라 트랜지스터를 제작할 수가 있다. 또, 층간절연영역에 형성된비정질의 언도프 GaAs층(15)에 의해서, 이미터-베이스간의 단락이나 배선금속의 단선을 일으키는 문제없이 제조효율좋게 헤테로접합 바이폴라 트랜지스터를 제작할 수가 있다.
실시예4
다음에, 본 발명의 실시예4의 AIGaAs/GaAs 헤테로접합 바이폴라 트랜지스터를 도 4a, 도 4e∼도 4k, 도 5a∼도 5c 및 도 6a, 도 6b를 이용해서 설명한다.
본 실시예는 실시예3에 있어서의 도 5a의 폴리이미드 수지막(25)의 도포공정전에 베이스전극(10)을 형성하는 부분의 서브컬렉터층(2)를 제거하는 공정을 갖는 것을 특징으로 하고 있다. 즉, 도 4a의 구조체에 SiO2측벽(24)(측벽길이=0.5㎛), 베이스층(4) 및 컬렉터층(3)을 실시예3과 마찬가지 방법에 의해 형성한 후, 도 6a에 도시한 바와 같이 부분적으로 레지스트 마스크(12d)를 형성하고, 서브컬렉터층(2)를 제거해서 기판(1)을 노출시키는 것을 특징으로 하고 있다.
그 후, 도 5a∼도 5c와 마찬가지 공정 및 그것에 후속하는 도 4e∼도 4k와마찬가지 공정을 거쳐서 도 6b에 도시한 AIGaAs/GaAs 헤테로접합 바이폴라 트랜지스터가 완성된다.
단, 본 실시예에서는 서브컬렉터층(2)의 제거가 소자간 분리공정을 겸하고 있으므로, 도 4i에 있어서의 소자간 분리공정은 불필요하다.
본 실시예에 의하면, 기생컬렉터영역뿐만 아니라 서브컬렉터영역에도 SiO2막(22)보다 비유전율이 낮은 폴리이미드 수지막(25)를 형성했으므로, 실시예3의 구조와 비교해서 더욱더 베이스-컬렉터 기생용량을 약5/7로 저감하고 최대발진주파수를 1.2배정도로 한 초고속 헤테로접합 바이폴라트랜지스터를 제작할 수가 있다. 또, 층간절연영역에 형성된 비정질의 언도프 GaAs층(15)에 의해서 이미터-베이스간의 단락이나 배선금속의 단선을 일으키는 문제없이 제조효율좋게 헤테로접합 바이폴라 트랜지스터를 제작할 수가 있다.
또한, 실시예1∼4에서는 층간절연영역에 비정질의 언도프 GaAs층(15)를 형성했지만, 비정질이 아닌 다결정 또는 비정질과 다결정의 혼정이라도 좋다. 또, AIGaAs 등의 다른 재료로 이루어지는 화합물 다결정 반도체 또는 화합물 비정질 반도체라도 좋다.
또, 실시예1∼4에서는 AlGaAs/GaAs계의 헤테로접합 바이폴라 트랜지스터의 제조방법에 대해서 설명했지만, InGaAs/InGaAs나 InP/InGaAs계 등의 다른 Ⅲ-V족 화합물 반도체를 사용할 수가 있다. 또, 그 때의 베이스층의 구조는 2차원 캐리어가스를 이용한 것이라도 좋다. 또, 베이스층의 불순물원소는 C대신에 Be라도 좋다. 또, 이미터층의 AIAs몰비는 0∼1의 범위에서 임의로 선택할 수가 있다. 또, 이미터, 컬렉터를 n형으로, 베이스를 p형으로 했지만, 이미터, 컬렉터를 p형으로, 베이스를 n형으로 할 수도 있다. 또, 기판측에 컬렉터를, 상부에 이미터를 형성했지만, 기판측에 이미터를, 상부에 컬렉터를 형성할 수도 있다. 또, 기생컬렉터영역에 SiO2막, 폴리이미드수지막을 사용했지만, Si3N4막 등의 다른 절연막을 사용해도 좋다. 또, 기판으로 GaAs(100)면을 사용했지만, 다른 재료나 다른 면방위를 사용해도 좋은 것은 물론이다.
실시예5
다음에, 실시예1∼4에서 설명한 AIGaAs/GaAs 헤테로접합 바이폴라 트랜지스터를 사용한 차동증폭회로를 도 7, 도 8을 이용해서 설명한다. 도 7은 회로도, 도 8은 회로레이아웃도이다.
Q1∼Q7은 헤테로접합 바이폴라 트랜지스터, Q1∼Q7중의 E, B, C는 각각 이미터, 베이스, 컬렉터, R1∼R5는 저항, Vi는 입력전압, VO1, VO2는 출력전압, VCC는 전원전압, VEE는 접지전위, VR은 참조전압, Vccb는 정전류회로부의 전원전압이다.
본 실시예에 의하면, 초고속 동작가능한 차동증폭회로를 높은 집적도로 실현할 수 있다. 또, 그것을 기본단위로 한 전자회로 시스템을 실현할 수가 있다.
또한, 본 실시예에서는 AlGaAs/GaAs계의 헤테로접합 바이폴라 트랜지스터를 사용한 차동증폭회로에 대해서 설명했지만, InAlAs/InGaAs나 InP/InGaAs계 등의 다른 Ⅲ-V족 화합물 반도체로 이루어지는 헤테로접합 바이폴라 트랜지스터를 사용할 수가 있다.
실시예6
다음에, 본 발명의 실시예6의 헤테로 절연게이트 전계효과 트랜지스터를 도 10을 이용해서 설명한다.
먼저, 언도프 GaAs(100) 기판(26)상에 p형 GaAs층(27)(Be농도= 3×1016/㎤,막두께 300nm), 고도프 n형 GaAS채널층(28)(Si농도=5×1018/㎤, 막두께20nm), 언도프 AlGaAs층(28)(AlAs몰비=0. 3, 막두께 50nm), 언도프 GaAs층(28)(막두께 5nm)을 순서대로 결정성장시킨다. 그 후, 포토리도그래피와 에칭에 의해 기판(26)을 노출시켜서 소자간 분리를 실행한다. 그 후, 높이 700nm의 WSi로 이루어지는 게이트전극(29)를 형성한다(도 10a).
다음에, 표면전체에 SiO2를 퇴적시키고 포토리도그래피와 드라이에칭에 의해 SiO2측벽(30)(측벽길이=0.3㎛) 및 일부에 SiO2막(30)을 남겼다. 이들을 마스크로 해서 에피택셜 결정표면을 90nm 에칭하여 채널층(28)의 측면을 노출시켰다. 그 후, 이 에칭영역에 선택적 유기금속 기상성장법에 의해서 소스와 드레인영역의 저저항화를 위한 고도프 n형 GaAs층(31)(Si농도=4×1018/㎤, 막두께 250nm)를 선택적으로 형성하였다. 고도프 n형 GaAs층(31)은 채널층(28)의 측면과 접속되어 있다. 그 후, 이들의 층상에 AuGe소스전극(32S), AuGe 드레인전극(32D) 를 형성하였다(도 10b).
다음에, 표면전체에 SiO2를 퇴적시키고 드라이에칭에 의해서 게이트전극(29)에 SiO2측벽(33)을 형성하였다(도 10c).
다음에, 분자선 에피택시장치내에 있어서 기판가열온도350℃로 언도프GaAs를 50nm의 두께 퇴적을 실행하였다. 형성된 층(34)의 결정구조는 다결정으로 된다(도 10d).
다음에, 표면전체에 SiO2막(35)를 퇴적시키고 포토리도그래피에 의해 콘택트홀 형성용 레지스트마스크(36)을 형성하였다(도 10e).
다음에, C2F6가스와 CHF3가스를 사용한 RIE법 드라이에칭에 의해 SiO2막(35)를 다결정의 언도프GaAs층(34)에 대해 선택적이고 또한 이방적으로 가공하였다(도 10f).
다음에, SiCl4가스를 사용해서 ECR법 드라이에칭에 의해 다결정의 언도프 GaAs층(34)를 게이트전극(29)와 SiO2측벽(30), (33)에 대해 선택적이고 또한 이방적으로 가공하이 게이트전극(29)를 노출시킨다. 이 때, 소스와 드레인전극상에도 마찬가지로 해서 콘택트홀이 형성된다(S 10g).
다음에, 저저항금속으로 이루어지는 배선금속(37)을 퇴적시키고, 이온밀링에 의해 배선가공을 실행하여 헤테로 절연게이트 전계효과 트랜지스터를 제작하였다(도 10h).
본 실시예에 의하면, 게이트전극폭이 0. 3㎛, 게이트전극에서 소스 및 드레인영역까지의 거리가 0. 3㎛라는 미세한 소자구조에 대해서도 게이트-소스간 또는 게이트-드레인간 영역과의 단락이라는 문제없이 제조효율좋게 헤테로 절연게이트 전계효과 트랜지스터를 제작할 수가 있다.
또한, 본 실시예에서는 층간절연영역에 다결정의 언도프 GaAs층(34)를 사용했지만, 다결정이 아닌 비정질 또는 다결정과 비정질의 혼정이라도 좋다. 또, AlGaAs 등의 다른 재료로 이루어지는 화합물 다결정 반도체 또는 화합물 비정질반도체라도 좋다. 또, 본 실시예에서는 헤테로 절연게이트 전계효과 트랜지스터에 대해서 설명했지만, 본 발명은 HEMT(High Electron Mobility field effect Transistor)나 MESFET(Metal Schottky field effect Transistor), MIS (금속-절연물-반도체)구조의 전계효과 트랜지스터 등의 다른 전계효과 트랜지스터에도 적용할 수가 있다. 또, 기판재료로는 화합물 반도체나 Si등의 단원소(single-element) 반도체, 그밖의 각종 재료를 사용할 수가 있다.
실시예7
실시예6의 혜테로 절연게이트 전계효과 트랜지스터를 사용한 스테이틱형 랜덤액세스 메모리셀의 회로도를 도 11을 이용해서 설명한다.
T1∼T6은 혜테로 절연게이트 전계효과 트랜지스터, Vcc는 전원전위, Vss는 접지전위, W는 워드선, B1, B2는 비트선이다. B1과 B2의 전압은 극성이 반대이다.
본 실시예에 의하면, 신뢰성이 높은 메모리셀회로를 높은 집적도로 실현할 수가 있다. 또, 그것을 기본단위로 한 전자회로 시스템을 실현할 수 있다.
실시예8
실시예6의 헤테로 전연게이트 전계효과 트랜지스터를 사용한 다이나믹형 랜덤액세스 메모리셀의 회로도를 도 12를 사용해서 설명한다.
T1은 헤테로 절연게이트 전계효과 트랜지스터, C1은 기억용 캐패시터, Vss는 접지전위, W는 워드선, B는 비트선이다.
본 실시예에 의하면,신뢰성이 높은 메모리셀회로를 높은 집적도로 실현할 수 있다. 또, 그것을 기본단위로 한 전자회로 시스템을 실현할 수 있다.
또한, 실시예7, 8에서는 헤테로 절연게이트 전계효과 트랜지스터를 사용한 메모리셀회로에 대해서 설명했지만, 다른 전계효과 트랜지스터를 사용해도 좋은 것은 물론이다.
또, 본 발명은 실시예에서 설명한 것 이외의 발광소자나 수광소자 등의 반도체소자 및 그것을 사용한 집적회로나 전자회로에도 적용할 수 있다.

Claims (21)

  1. 단결정 반도체층;
    상기 단결정 반도체층상에 형성된 제1 도체층;
    상기 제1 도체층의 각 측면상에 형성된 제1 절연층;
    상기 제1 절연층상에 형성되고 또한 상기 제l도체층의 적어도 일부 및 상기 제1 절연층이 노출된 관통구멍을 갖는 다결정 또는 비정질의 언도프 Ⅲ V 족 화합물 반도체 또는 그들의 혼정으로 이루어지는 제1 반도체층 및;
    상기 관통구멍내에 상기 제1 도체층과 접해서 형성된 제2 도체층을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 Ⅲ-V족 화합물 반도체는 GaAs인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서,
    상기 단결정 반도체층은 바이폴라 트랜지스터의 컬렉터, 베이스. 이미터영역을 포함하고,
    상기 제1 도체층은 컬렉터전극 또는 이미터전극이고,
    또, 상기 반도체장치는 상기 제1 반도체층상에 형성되고 또한 상기 제1 반도체층내에 형성된 상기 관통구멍에 내주형상이 실질적으로 일치하는 관통구멍을 갖는 제2 절연층을 더 포함하는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서,
    상기 Ⅲ∼V족 화합물 반도체는 GaAs인 것을 특징으로 하는 반도체장치.
  5. 제3항에 있어서,
    상기 제1 도체층은 이미터전극이고,
    상기 단결정 반도체층은 상기 베이스영역는 반대면상의 컬렉터영역상에 형성된 서브컬렉터영역을 더 포함하고,
    상기 컬렉터영역 및 상기 베이스영역은 상기 서브컬렉터영역보다 좁고.
    상기 이미터영역은 상기 컬렉터영역 및 상기 베이스영역보다 좁고,
    상기 반도체장치는 상기 서브컬렉터영역, 상기 컬렉터영역 및 상기 베이스영역과 접하여 형성되고 또한 상기 베이스영역상에 관통구멍을 갖는 제3 절연층:이 제3 절연층의 관통구멍내에 상기 베이스영역과 접해서 형성되고 또한 상기 베이스영역과 동일 도전형인 베이스인출 반도체층 및; 상기 베이스인출 반도체층과 접하고 또한 상기 제3 절연층상으로 연장해서 형성된 베이스전극을 더 포함하는 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서,
    상기 Ⅲ-V족 화합물 반도체는 GaAs인 것을 특징으로 하는 반도체장치.
  7. 제5항에 있어서,
    상기 바이폴라 트랜지스터는 화합물 반도체로 구성된 이미터-베이스접합이 헤테로접합인 헤테로접합 바이폴라 트랜지스터이고,
    상기 베이스인출 반도체층은 화합물 반도체층으로 구성되어 있는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서.
    상기 Ⅲ-V족 화합물 반도체는 GaAs인 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서,
    상기 단결정 반도체층은 전계효과 트랜지스터의 채널영역을 포함하고,
    상기 제1 도체층은 게이트전극이고,
    상기 반도체장치는 상기 제1 반도체층상에 형성되고 또한 상기 제1 반도체층내에 형성된 상기 관통구멍에 내주형상이 실질적으로 일치하는 관통구멍을 갖는 제2 절연층을 더 포함하는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서,
    상기 Ⅲ-V폭 화합물 반도체는 GaAs인 것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서,
    상기 전계효과 트랜지스터는 화합물 반도체로 구성되어 있는 것을 특징으로 하는 반도체장치.
  12. 제11항에 있어서,
    상기 Ⅲ-V족 화합물 반도체는 GaAs인 것을 특징으로 하는 반도체장치.
  13. 바이폴라 트랜지스터의 서브컬렉터영역, 컬렉터영역, 베이스영역 및 이미터영역이 이러한 순서로 적층된 구조를 갖는 반도체장치에 있어서,
    상기 컬렉터영역 및 상기 베이스영역은 상기 서브컬렉터영역보다 좁고,
    상기 이미터영역은 상기 컬렉터영역 및 상기 베이스영익보다 좁고,
    상기 반도체장치는 상기 서브컬렉터영역과 상기 컬렉터영역 및 상기 배이스영역과 접해서 형성되고 또한 상기 베이스영역상에 관통구멍을 갖는 절연층; 이 절연층의 관통구멍내에 상기 베이스영역과 접해서 형성되고 또한 상기 베이스영역과 동일 도전형인 베이스인출 반도체층 및; 상기 베이스인출 반도체층과 접하고 또한 상기 절연층상으로 연장해서 형성된 베이스전극은 더 포함하고,
    상기 절연층은 상기 서브컬렉터영역의 상면과 접하는 것을 특징으로 하는 반도체 장치.
  14. 여러개의 데이타신호의 복합신호로서 광신호를 아날로그 전기신호로 변환하는 광전변환기;
    상기 아날로그 전기신호를 증폭하는 자동이득제어 증폭기;
    상기 증폭된 아날로그 전기신호를 디지탈 전기신호로 변환하는 결정회로;
    상기 디지탈 전기신호를 상기 데이타신호에 따른 신호로 디멀티플렉스하는 디멀티플렉서 및;
    상기 증폭된 아날로그 전기신호를 수신하여 상기 데이타신호에 따라서 상기 신호를 추출하기 위한 타이밍클럭을 상기 결정회로 및 상기 디멀티플렉서로 출력하는 타이밍 추출회로를 포함하고,
    상기 자동이득제어 증폭기. 상기 결정회로 및 상기 타이밍 추출회로중의 적어도 하나는 특허청구의 범위 제3항∼제12항중의 어느 한항에 기재된 반도체 장치를 구비하는 것을 특징으로 하는 통신시스템.
  15. 여러개의 디지탈 전기신호;
    상기 디지탈 전기신호를 복합 디지탈 전기신호로 변환하는 멀티플렉서;
    상기 복합 디지탈신호를 증폭하는 광변조 드라이버 및
    레이저 다이오드에서 방사된 레이저빔을 변조하고 상기 복합 디지탈신호를 광신호로 변환하는 광변조기를 포함하고,
    상기 광변조기 및 상기 광변조 드라이버중의 적어도 하나는 특허청구의 범위 제3항∼제12항중의 어느 한항에 기재된 반도체장치를 구비하는 것을 특징으로 하는 통신시스템.
  16. 차동앰프를 포함하고,
    상기 차동앰프는 특허청구의 범위 제3항∼제12항중의 어느 한항에 기재된 반도체장치를 갖는 전기회로 시스템.
  17. 제1항애 있어서.
    상기 제1 절연층은 Si를 포함하는 것을 특징으로 하는 반도체장치.
  18. 제17항에 있어서,
    상기 제1 절연층은 Si화합물인 것을 특징으로 하는 반도체장치.
  19. 제3항에 있어서.
    상기 제1 및 제2 절연층은 각각 Si를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1 및 제2 절연층은 각각 S1 화합물을 포함하는 것을 특징으로 하는 반도체장치.
  21. 제9항에 있어서,
    상기 제1 및 제2 절연층은 각각 Si를 포함하는 것을 특징으로 하는 반도체 장치.
KR1019970706200A 1995-05-04 1995-03-17 반도체장치및그제조방법 KR100353233B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/SE1995/000485 WO1996035038A1 (en) 1993-12-17 1995-05-04 Threaded coupling, male and female extension members as well as a method of maintaining a threaded coupling

Publications (2)

Publication Number Publication Date
KR19980702793A KR19980702793A (ko) 1998-08-05
KR100353233B1 true KR100353233B1 (ko) 2003-02-11

Family

ID=28450294

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970706200A KR100353233B1 (ko) 1995-05-04 1995-03-17 반도체장치및그제조방법

Country Status (2)

Country Link
KR (1) KR100353233B1 (ko)
DE (1) DE69531745D1 (ko)

Also Published As

Publication number Publication date
KR19980702793A (ko) 1998-08-05
DE69531745D1 (de) 2003-10-16

Similar Documents

Publication Publication Date Title
US5729033A (en) Fully self-aligned submicron heterojunction bipolar transistor
KR0175179B1 (ko) 모놀리식 다기능 집적 회로 소자 제조 방법
US20010042867A1 (en) Monolithic compound semiconductor integrated circuit and method of forming the same
JP2002319589A (ja) 半導体装置およびこれを用いた電力増幅器
US5949097A (en) Semiconductor device, method for manufacturing same, communication system and electric circuit system
JPH05109750A (ja) 半導体装置及びその製造方法
JP2851044B2 (ja) 半導体装置の製造方法
JP3439578B2 (ja) 半導体装置およびその製造方法
KR100353233B1 (ko) 반도체장치및그제조방법
JPH05136159A (ja) ヘテロ接合型バイポーラトランジスタ及びその製造方法
JP2868083B2 (ja) 半導体デバイスの製造方法
US7364977B2 (en) Heterojunction bipolar transistor and method of fabricating the same
EP0817276A1 (en) Semiconductor device and production method therefor
JP2623655B2 (ja) バイポーラトランジスタおよびその製造方法
US11211480B2 (en) Heterojunction bipolar transistor
JP2000277530A (ja) 半導体装置及びその製造方法
JPS63124465A (ja) バイポ−ラトランジスタの製造方法
JP2522378B2 (ja) バイポ―ラトランジスタ及びその製造方法
KR100388489B1 (ko) 이종접합 쌍극자 트랜지스터 및 그의 제조방법
JP2003303827A (ja) 半導体装置及びその製造方法
JPH06252163A (ja) 半導体装置及びその製造方法
JP2976664B2 (ja) バイポーラトランジスタの製造方法
CN117476754A (zh) 异质结双极型晶体管及其形成方法
JPH0571171B2 (ko)
JPH06140416A (ja) ヘテロ接合バイポーラトランジスタ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050831

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee