KR100352023B1

KR100352023B1 - 페일세이프기구

Info

Publication number: KR100352023B1
Application number: KR1020000050601A
Authority: KR
Inventors: 하기다이라신이치; 아마노노리마사; 사사키카즈히로
Original assignee: 가야바코교 가부시기가이샤
Priority date: 1999-09-03
Filing date: 2000-08-30
Publication date: 2002-09-11
Also published as: US6498403B1; EP1637437B1; EP1637437A2; EP1637437A3; EP1081015A2; DE60027514D1; DE60027514T2; EP1081015B1; ES2262489T3; DE60044002D1; EP1081015A3; KR20010050255A

Abstract

시스템의 고장을 검지했을 때 드라이버회로로의 전력공급을 끊고 시스템을 확실하게 정지시킴과 동시에 구동용 전원이 재투입되지 않는 한 드라이버회로의 전원공급이 되지 않도록 하는 것을 그 과제로 한다.

이를 해결하기 위한 수단으로 구동용 전원(4)과 드라이버회로(2) 사이에 접속한 메인스위치회로(9)와, 구동용 전원(4)과 메인스위치회로(9)사이에 접속되고, 통상은 OFF상태를 유지하는 서브스위치회로(5)와, 구동용 전원이 투입되었을 때 일정시간만 서브스위치회로를 ON상태로 하는 타이머회로(7)와, 메인스위치회로(9)와 제어부(1)사이에 접속된 페일(fail)검출회로(6)와, 공급전원이 끊어졌을 때에는 서브스위치회로(5)를 OFF상태로 하는 서브스위치 제어수단(8)을 구비하여 페일검출회로(6)가 제어부(1)의 이상을 검출했을 때에는 메인스위치회로(9)를 OFF로 한다.

Description

페일세이프기구{FAIL SAFE MECHANISM}

본 발명은 예를들면 뒷바퀴 조타장치 등 차량에 탑재한 전기적인 시스템에 고장이 발생했을 때 그 시스템을 정지시켜 대응하기 위한 페일세이프기구에 관한 것이다.

뒷바퀴 조타장치의 모터의 구동이나 유압시스템의 콘트롤밸브를 제어하는 경우에 있어서, 일반적으로는 고장발생시 시스템을 정지시키지만 차량의 안전을 확보하기 위해 주행중에는 시스템을 복귀시킬 수 없는 경우가 있다. 그런 경우 CPU에 자기진단회로를 갖추어 상기 제어프로그램이 정상적으로 동작하고 있는 지를 체크하고 있다. 그리고 상기 자기진단회로는 제어프로그램의 이상을 검출한 경우에는 페일신호를 출력하여 드라이버회로와 구동용 전원 사이에 마련한 스위치를 끊도록 하고 있다. 이 스위치는 상기 CPU에서 페일신호가 입력되지 않을 때에는 닫혀있고 페일신호가 입력되었을 때에는 끊어지도록 구성되고 있다.

또 뒷바퀴 조타장치의 모터의 구동이나 유압시스템의 콘트롤밸브를 제어하는 CPU가 정상인지를 판정하기 위해서는 여러개의 CPU를 마련하여 그 중에서 다른 것과 다른 동작을 하는 것이 있으면 그 CPU가 이상이라고 판단하고 그 CPU의 제어를정지시키고 있다.

상기와 같이 자기진단회로로 에러를 검출하여 일단 구동용 전원과 드라이버회로 사이의 스위치를 끊어도, 어떠한 요인으로 페일신호가 출력되지 않으면 스위치가 켜져 드라이버회로에 다시 전원이 공급된다. 제어프로그램이 고장났는 데도 페일신호가 끊어져 제어프로그램이 마치 정상으로 동작되고 있는 신호가 출력되는 경우도 있다.

그와 같은 것이 반복된 경우에는 주행중에 제어가 유효하게 되거나 무효하게 되어 주행중의 차량이 불안정한 상태가 되는 경우가 있다. 또 구동신호의 온·오프가 반복됨으로써 제어기구나 제어대상인 시스템이 파손되는 경우도 있다.

한편 이상이 검출된 CPU를 정지시켰기 때문에 뒷바퀴 조타장치 등이 정지되는 것은 곤란한 경우도 많다.

본 발명의 목적은 시스템의 고장을 검지했을 때 드라이버회로로의 전력공급을 끊고 시스템을 확실하게 정지시킴과 동시에 구동용 전원이 재투입되지 않는 한 드라이버회로의 전원공급이 되지 않는 페일세이프기구를 제공하는 것이다.

본 발명의 목적은 CPU를 구비한 제어시스템의 이상이 다른 CPU에 의해 발견되는 것이 아니라 자체에서 검출함과 동시에 이상이 발생한 제어시스템이 정지하면 자동적으로 예비의 제어시스템이 장치의 제어를 계속하는 페일세이프기구를 제공하는 것이다.

제 1발명은 차량의 전기적인 시스템을 구동제어하는 드라이버회로와, 이 드라이버회로를 제어프로그램에 의해 제어하는 제어부와, 상기 드라이버회로에 전류를 공급하는 구동용 전원과, 이 구동용 전원과 드라이버회로 사이에 접속한 메인스위치회로와, 구동용 전원과 메인스위치회로 사이에 접속되고 구동용 전원으로부터 메인스위치회로로의 전원공급을 ON·OFF제어함과 동시에 통상은 OFF상태를 유지하는 서브스위치회로와, 구동용 전원이 투입되었을 때 일정시간만 서브스위치회로를 ON상태로 하는 타이머회로와, 메인스위치회로와 제어부 사이에 접속된 페일검출회로와, 메인스위치보다 하류측으로 상기 드라이버회로와 병렬로 마련되어 드라이버회로로의 공급전원에 의해 서브스위치회로를 ON상태로 함과 동시에 드라이버회로로의 공급전류가 끊어졌을 때에는 서브스위치회로를 OFF상태로 하는 서브스위치 제어수단을 구비하고, 상기 페일검출회로가 제어부의 이상을 검출했을 때에는 상기 메인스위치회로를 OFF하여 구동용 전원에서 드라이버회로로의 전류공급을 끊는 점에 특징을 갖는다.

제 2발명은 제 1발명을 전제로 하여 서브스위치회로가 서로 병렬접속되고 있는 제 1, 제 2스위치로 이루어지고, 상기 제 1스위치가 타이머회로에 의해 제어되고, 상기 제 2스위치가 서브스위치 제어수단에 의해 제어되는 점에 특징을 갖는다.

제 3의 발명은 상기 발명을 전제로 하여 페일검출회로는 여러개의 워치도그 타이머와 AND회로를 구비하여 각각의 워치도그 타이머에 다른 제어프로그램에서 출력되는 페일검출신호를 입력하고, 상기 워치도그 타이머의 출력신호를 AND회로를 통해 메인스위치회로로 출력하는 점에 특징을 갖는다.

제 4의 발명은 차량의 전기적인 장치를 구동제어하는 제 1, 제 2제어시스템으로 이루어지고, 상기 제 1, 제 2제어시스템은 각각 상기 전기적인 장치에 접속한 드라이버회로와, 이 드라이버회로를 제어하는 CPU와, 상기 드라이버회로에 전류를 공급하는 구동용 전원과, 이 구동용 전원과 드라이버회로 사이에 접속한 스위치회로와, 이 스위치회로와 상기 CPU사이에 접속하여 CPU에서의 출력신호에 의해 CPU의 이상을 검출하는 CPU이상검출기구를 구비하고, 상기 제 1, 제 2제어시스템 중 한쪽의 제어시스템의 동작중에 상기 한쪽의 제어시스템 중 CPU에서 이상신호가 출력된 경우에는 상기 한쪽의 제어시스템 중 CPU이상검출기구가 동 시스템안의 스위치회로에 대해 스위치를 끄는 지령을 출력함과 동시에 동 제어시스템은 드라이버회로로의 전원공급의 정지신호를 다른쪽 제어시스템의 CPU로 송신하고, 이 정지신호를 수신한 다른쪽의 제어시스템의 CPU는 구동제어를 개시하는 점에 특징을 갖는다.

제 5의 발명은 제 4의 발명을 전제로 하여 CPU 이상검출기구는 여러개의 워치도그 타이머와 AND회로를 구비하여 각각의 워치도그 타이머에 CPU가 다른 제어프로그램에서 출력되는 이상검출신호를 입력하고, 상기 워치도그 타이머의 출력신호를 AND회로를 통해 스위치회로로 출력하는 점에 특징을 갖는다.

도 1은 제 1실시예의 회로도.

도 2는 제 1실시예의 플로우챠트.

도 3은 제 2실시예의 제어회로.

도 4는 제 2실시예의 이상검출시의 플로우챠트.

도 5는 제 3실시예의 이상검출기구의 회로도.

※도면의 주요부분에 대한 부호의 설명※

1: CPU 2: 드라이버회로

4: 구동용 전원 5: 서브스위치회로

5a: 제 1스위치 5b: 제 2스위치

6: 페일검출회로 7: 타이머회로

8: 코일 9: 트랜지스터

10: 워치도그 타이머 11: 워치도그 타이머

12: AND 회로

1A:1B: CPU 2A,2B: 드라이버회로

3A,3B: 이상검출기구 5A,5B: 스위치회로

9A,10A: 워치도그 타이머

11A: AND회로

도 1에 도시하는 제 1실시예는 본 발명은 페일세이프기구를 구비한 차량의 뒷바퀴 조타장치 등의 시스템을 제어하는 회로이다.

제어부인 CPU(1)의 포트(1a)를 드라이버회로(2)에 접속하고, 이 드라이버회로(2)를 통해 액튜에이터(3)를 제어한다. 이 액튜에이터(3)는 도시하지 않은 뒷바퀴 조타장치의 밸브유닛이다.

또 상기 드라이버회로(2)에는 본 발명의 메인스위치회로인 트랜지스터(9)를 통해 구동용 전원(4)을 접속하고 있다.

상기 트랜지스터(9)와 구동용 전원(4) 사이에는 서브스위치회로(5)를 접속하고 있다. 이 서브스위치회로(5)는 병렬로 접속한 제 1, 제 2스위치(5a)(5b)로 이루어진다.

상기 제 1스위치(5a)는 상기 구동용 전원(4)에 접속한 타이머회로(7)로 제어된다. 이 타이머회로(7)는 코일(7a)과 타이머스위치(7b)로 이루어진다. 그리고 구동용 전원(4)을 ON하면 타이머(7b)에 의해 일정시간만큼 코일(7a)로 전류가 공급되고, 코일(7a)이 여자하면 제 1스위치(5a)가 닫히게 된다.

또 제 2스위치(5b)는 코일(8)이 여자되면 닫히는 스위치로, 이 코일(8)과 제 2스위치(5b)사이에 트랜지스터(9)를 접속하고 있다. 즉 코일(8)이 본 발명의 서브스위치 제어수단이다.

상기와 같은 회로에서는 제 1스위치(5a) 또는 제 2스위치(5b)가 닫히고, 동시에 트랜지스터(9)에 적당한 베이스전류가 공급되었을 때에 회로를 닫으며, 상기 구동용 전원(4)과 드라이버회로(2) 사이가 접속된다.

한편 CPU(1)의 포트(1b)(1c)에는 페일검출회로(6)를 접속하고, 이 페일검출회로(6)를 상기 트랜지스터(9)에 접속하고 있다.

그리고 CPU(1)는 상기 포트(1b)(1c)로부터 페일검출신호를 출력한다. 즉 페일검출회로(6)는 상기 페일검출신호를 기초로 CPU(1)의 에러를 검출하고, 페일신호를 메인스위치회로로 입력하는 회로이다. 또한 도면 중 부호 13은 CPU(1)용 전원이다.

또 페일검출회로(6)는 상기 CPU(1)의 포트(1b)(1c)에 접속한 워치도그 타이머(10)(11)와, 양 워치도그 타이머(10)(11)의 한데 모으는 AND회로(12)를 구비하고 있다. 상기 워치도그 타이머(10)(11)에는 CPU(1)로부터 펄스신호가 입력된다. 이 펄스신호는 제어프로그램이 정상적으로 동작하고 있는 동안에 연속적으로 출력되는 신호이다. 그리고 각 워치도그 타이머(10)(11)는 상기 펄스신호가 입력되면 소정의 전류치의 H신호를 출력하고 일정시간 펄스신호가 입력되지 않게 되면 H신호보다 전류치가 낮은 L신호를 출력한다.

또한 각 워치도그 타이머(10)(11)에는 다른 제어프로그램에서 출력되는 펄스신호를 입력하도록 하고 있다. 이 펄스신호가 본 발명의 페일검출신호이다.

상기 워치도그 타이머(10)(11)에 접속한 AND회로(12)는 워치도그 타이머(10)(11)로부터의 출력이 모두 H신호인 경우에만 신호를 출력하고, 그 이외일 때에는 신호를 출력하지 않는다. 즉 양쪽의 워치도그 타이머(10)(11)에 펄스신호를 입력하는 제어프로그램이 모두 정상적으로 작동하고 있는 경우에는 AND회로(12)로부터는 전류가 출력된다. 이 전류가 상기 트랜지스터(9)의 베이스전류가 되며 트랜지스터(9)에 구동용 전원(4)으로부터의 전류가 흐른다.

그러나 제어프로그램중 어느 한쪽에 이상이 발생한 경우에는 이상을 검출한 워치도그 타이머가 L신호를 출력하므로 AND회로(12)에서는 신호가 출력되지 않는다. 이와같이 신호가 출력되지 않는 것은 제로신호를 출력하고 있는 것과 같다. 즉 트랜지스터(9)의 베이스전류가 끊어진다.

다음 도 1의 제어회로의 동작을 도 2의 플로우챠트를 이용하여 설명한다. 또한 이 플로우챠트는 상기 제어회로 전체의 움직임을 설명하는 것으로 CPU(1)의 제어프로그램의 스텝은 아니다. 또 도 2중 「W.D.T.」는 워치도그 타이머이다.

우선 스텝 1에서 구동용 전원(4) 및 전원(13)을 온으로 한다. 전원(13)이 온되면 CPU(1)의 제어프로그램이 시작되어 정상적으로 작동하면, 스텝 2에서 CPU(1)가 워치도그 타이머(10)(11)로 펄스신호를 출력한다.

한편 구동용 전원(4)이 ON되면 스텝 3에서 타이머회로(7)의 코일(7a)이 여자되고, 제 1스위치(5a)가 닫힌다. 이에 따라 구동용 전원(4)과 트랜지스터(9)까지가 연결된다.

그 사이에 양 워치도그 타이머(10)(11)에 펄스신호가 입력되므로 스텝 4에서 양 워치도그 타이머(10)(11)에서 AND회로(12)로 H신호가 출력된다. 따라서 스텝 5에서 상기 AND회로가 메인스위치회로의 트랜지스터(9)에 대해 베이스전류를 공급한다. 이에 따라 스텝 6에서 트랜지스터(9)에 전류가 흐른다. 트랜지스터(9)에 전류가 흐르면 코일(8)에도 전류가 공급된다.

스텝 7에서 코일(8)이 여자되고 제 2스위치(5b)가 닫힌다. 이에 따라 드라이버회로(2)로 전류가 공급된다(스텝 8). 즉 전류는 구동용 전원(4) -> 제 2스위치(5b) -> 트랜지스터(9) -> 코일(8) 및 드라이버회로(2) ->액튜에이터(3)로 흘러 시스템이 작동한다. 이 때 드라이버회로(2)에는 상기 CPU(1)로부터 제어프로그램에 의해 제어신호가 입력되고 있다.

상기와 같이 구동용 전원(4)에서 제 2스위치(5b) 및 트랜지스터(9)를 통해 드라이버회로(2)로 전원이 공급되므로 소정시간 경과해서 타이머(7b)에 의해 제 1스위치(5a)가 끊어져도(스텝 9), 전원공급로는 확보가능하다. 따라서 상기 액튜에이터(3)에 접속한 도시하지 않은 시스템은 작동을 계속한다.

스텝 10에서 상기 시스템의 어딘가에 이상이 발생한다. 이 이상이 CPU(1)의 폭주에 의한 것이거나 그 외 원인에 의한 것인가에 따라 페일세이프기구의 대응방법이 다르다.

스텝 11에서 CPU(1)의 폭주가 원인인 경우에는 스텝 13으로 진행하고 CPU(1)이외에 원인이 있는 경우에는 스텝 12로 진행한다.

CPU(1)가 정상인 경우에는 CPU(1)가 시스템이상을 검출할 수 있다. 그래서 이상을 검출하면 스텝 12에서 CPU(1)가 저절로 제어를 정지하고, 스텝 13에서 CPU(1)로부터 워치도그 타이머(10) 및 (11)로의 펄스출력을 정지한다. 스텝 14에서는 워치도그 타이머(10)(11)가 L신호를 출력하고, AND회로(12)는 신호의 출력을 정지한다. 즉 스텝 15에서는 트랜지스터(9)의 베이스전류의 공급을 정지한다.

베이스전류가 없어지면 스텝 16에서 트랜지스터(9)의 도통이 끊긴다. 스텝 17에서 코일(8)이 비여자가 되고, 제 2스위치(5b)가 끊어진다. 따라서 스텝 18에서 드라이버회로(2)의 전류공급이 스톱하여 시스템이 정지한다(스텝 19).

스텝 11에서 시스템의 이상이 CPU(1)에 의한 경우에는 스텝 13으로 진행한다. CPU(1)는 이상을 검출할 수 없지만 제어프로그램이 정상적으로 동작하고 있지않기 때문에 펄스신호가 워치도그 타이머(10)(11)로 출력되지 않는다(스텝 13).

이후 상기와 같이 스텝 14 ∼ 스텝 19에서 시스템이 정지한다. 상기와 같이 이 제 1실시예에서는 이상이 발생한 경우에는 드라이버회로(2)와 이를 구동하는 구동용 전원(4) 사이를 차단함으로써 CPU(1)에서 제어되는 시스템을 정지시켜 오동작을 확실하게 방지하도록 하고 있다.

또한 페일검출회로(6)로부터 신호가 출력되고, 트랜지스터(9)의 베이스전류가 공급되지 않게 됨으로써 트랜지스터(9)가 일단 끊어지면 도 2의 스텝 1로 되돌아가 구동용 전원(4)을 수동으로 온하지 않는 한 끊어진 메인스위치회로가 연결되는 경우는 없다. 가령 CPU(1)의 제어프로그램이 폭주하고 있는 데 종종 펄스신호를 출력한 경우에 트랜지스터(9)에 베이스전류가 공급되어도 구동용 전원(4)과 트랜지스터(9) 사이가 차단되고 있기 때문에 드라이버회로(2)에 전원이 공급되는 경우는 없다. 물론 CPU(1)의 제어프로그램이 복귀해도 함부로 서브스위치(5)가 연결되는 경우는 없다.

따라서 에러가 발생한 경우에는 바로 시스템이 정지하여 마음대로 복귀하는 경우는 없다.

또 상기 제 1실시예에서는 페일검출회로(6)에 2개의 워치도그 타이머(10)(11)를 마련하고, 각각 다른 제어프로그램으로부터 펄스신호를 입력하도록 하고 있다. 그리고 이들 워치도그 타이머(10)(11)로부터의 출력신호를 AND회로(12)에 입력하고 있다. 그 때문에 2개의 제어프로그램 중 어느 한쪽에서도 이상인 동작을 한 경우에는 트랜지스터(9)의 베이스전류의 공급을 정지하여 메인스위치회로를 끊을 수 있다.

단 이 수는 2개로 한정되지 않고 하나라도 좋고 3개 이상이라도 좋다. 워치도그 타이머의 수를 늘려 각각에 다른 프로그램을 감시하도록 하면 그 만큼 페일검출의 확실도가 높아진다.

또 페일검출회로(6)나 메인스위치회로, 서브스위치회로 및 서브스위치 제어수단은 상기 제 1실시예의 구성에 한정되지 않는다.

요컨데 페일검출회로(6)는 CPU(1)로부터 제어프로그램의 이상을 나타내는 신호가 입력되면 페일신호를 출력하고 그에 따라 메인스위치회로를 끊을 수 있으며 이 메인스위치회로가 끊어지는 것으로 서브스위치회로가 끊어지고, 복귀하지 않으면 된다.

도 3, 도 4에 도시하는 제 2실시예는 본 발명의 페일세이프기구를 구비한 차량의 뒷바퀴 조타장치 등의 제어회로이다.

상기 제어회로는 2개의 제어시스템 A, B로 이루어지지만 이 제어시스템 A와 B는 완전 동일한 구성이다.

제어시스템 A는 CPU(1A)를 드라이버회로(2A)에 접속하고, 이 드라이버회로(2A)를 통해 도시하지 않은 뒷바퀴 조타장치의 밸브유닛을 구동제어한다.

또 상기 드라이버회로(2A)에는 본 발명의 스위치회로(5A)를 통해 구동용 전원(4)을 접속하고 있다.

상기 스위치회로(5A)는 접점(6A)과, 코일(7A), 이들의 접점(6A)과 코일(7A)사이에 접속한 트랜지스터(8A)로 이루어진다. 상기 접점(6A)은 코일(7A)이 여자하면 닫히는 접점이다. 이와같은 스위치회로(5A)에서는 코일(7A)이 여자상태에서 또한 트랜지스터(8A)에 적당한 베이스전류가 공급되었을 때 회로를 닫고, 상기 구동용 전원(4)과 드라이버회로(2A) 사이가 접속되어 상기 드라이버회로(2A)로 전류가 공급된다.

또한 여기서는 처음에 코일(7A)을 여자하고, 접점(6A)을 온으로 하는 스위치기구는 도시하고 있지 않다. 이 스위치기구는 처음 수동으로 전원을 온했을 때 일정시간만 코일(7A)을 여자상태로 유지하는 타이머릴레이와 같은 기구이다.

한편 CPU(1A)에는 이상검출기구(3A)를 접속하고, 이 이상검출기구(3A)를 상기 트랜지스터(8A)의 베이스에 접속하고 있다.

그리고 CPU(1A)는 상기 이상검출기구(3A)에 대해 펄스신호를 출력한다. 이 펄스신호는 CPU(1A)의 제어프로그램이 정상적으로 동작하고 있는 동안에 연속적으로 출력되는 신호이다. 그리고 상기 이상검출기구(3A)는 상기 펄스신호가 입력되고 있는 동안은 소정의 전압치의 H신호를 출력하고, 이 H신호는 상기 트랜지스터(8A)의 베이스전압이 되어 트랜지스터(8A)에 구동용 전원(4)으로부터의 전류가 흐른다.

이에 대해 일정시간 펄스신호가 입력되지 않게 되면 H신호보다 전압치가 낮은 L신호를 출력한다. 이 L신호는 트랜지스터(8A)의 베이스전압으로서는 불충분한 전압치이다.

즉 상기 펄스신호의 정지가 본 발명의 이상신호에 해당한다.

그리고 상기 CPU(1)로부터 펄스가 입력되지 않으면 상기 이상검출기구(3A)가 L신호를 출력하므로 트랜지스터(8A)의 컬렉터, 이미터(emitter)사이의 전류가 끊어진다. 따라서 스위치회로(5A)가 끊어져 드라이버회로(2A)로 전류가 공급되지 않게 된다.

또 제어시스템 B는 상기 제어시스템 A와 동일한 구성이므로 동일 구성요소에는 시스템 A에서 이용한 부호의 「A」대신에 「B」를 이용하여 나타내고 각각의 설명은 생략한다.

또한 상기 시스템 A에 있어서 스위치회로(5A)와 드라이버회로(2A)사이에서 나머지 한쪽의 제어시스템 B의 CPU(1B)로 신호선을 접속하고 있다. 그리고 드라이버회로(2A)에 구동전원이 공급되고 있는 지의 신호를 송신하도록 하고 있다. 이 구성은 시스템 B에 있어서도 같다.

다음 도 3의 제어회로의 동작을 도 4의 플로우챠트를 이용하여 설명한다. 그리고 이 제 2실시예에서는 처음 제어시스템 A가 작동하고, 도시하지 않은 뒷바퀴 조타장치를 구동제어하고 있는 상태에서 설명한다. 또한 이 플로우챠트는 상기 제어회로 전체의 움직임을 설명하는 것으로 CPU(1A)의 제어프로그램의 스텝은 아니다.

우선 스텝 101에서 구동용 전원(4) 및 도시하지 않은 CPU(1A) 및 (1B)용 전원을 온으로 함과 동시에 도시하지 않은 스위치기구에 따라 스위치회로(5A)(5B)를 접속한다. CPU(1A) 및 (1B)의 제어프로그램이 시작하여 정상적으로 작동하고, 드라이버회로(2A)(2B)를 통해 뒷바퀴 조타장치를 제어한다.

이 때 CPU(1B)도 정상적으로 작동하지만 제어시스템 A로부터의 신호에 의해 상기 뒷바퀴 조타장치가 제어시스템 A에 의해 제어되는 것을 검출한다. 그 때문에 제어시스템 B에 있어서는 상기 트랜지스터(8B)는 온인 채로 드라이버회로(2B)로의 출력지령을 정지하고 있다.

스텝 102에서 이상이 발생하면 스텝 103으로 진행한다. 이 이상의 원인이 CPU(1A)의 이상이 아니면 스텝 104에서 CPU(1A)가 이상을 검출할 수 있다.

스텝 105에서 CPU(1A)가 이상검출기구(3A)로 이상신호를 출력하고, 스텝 107로 진행한다.

스텝 107에서는 이상신호가 입력된 이상검출기구(3A)가 L신호를 출력하고, 트랜지스터(8A)의 베이스전류를 차단한다. 따라서 트랜지스터(8A)가 끊어진다.

한편 스텝 103에서 CPU(1A)의 제어프로그램에 이상이 발생한 경우에는 상기 펄스신호가 출력되지 않게 되므로 스텝 106에서 이상검출기구(3A)가 이상을 검출한다.

스텝 107에서 트랜지스터(8A)가 끊어지고, 스텝 108에서는 코일(7A)이 비여자가 되고 접점(6A)이 끊어져 즉 스위치회로(5A)가 끊어진다.

스텝 109에서는 드라이버회로(2A)로의 전원공급이 없어진다.

스텝 110에서 시스템(A)이 정지한다는 신호가 다른 한쪽의 제어시스템 B의 CPU(1B)에 대해 출력된다.

스텝 111에서 CPU(1B)가 드라이버회로(2B)를 통해 뒷바퀴 조타장치의 제어를 개시한다.

그리고 이후는 상기 스텝 101∼109와 마찬가지하고 제어시스템 B에서 이상이 검출될 때 까지 구동제어가 계속된다.

단 시스템(B)이 이상을 검출한 경우에는 제어시스템 A는 복귀하지 않고 전 시스템이 정지하게 된다.

또 제어시스템 B에서 구동제어를 시작한 경우에는 도 4의 플로우챠트중 「A」와 「B」를 치환한 스텝에서 제어가 행해진다. 그리고 제어시스템 B가 정지한 경우에는 제어시스템 A가 제어를 계속한다.

이상과 같이 각 제어시스템은 다른쪽의 제어시스템과는 관계 없이 시스템내부에서 이상을 검출할 수 있다. 그리고 이상을 검출한 경우에는 다른 한쪽의 제어시스템에 지령을 내려 다른 제어시스템에 의해 장치의 제어를 계속할 수 있다.

또 상기와 같이 상기 제 2실시예에서는 이상이 발생한 경우에는 드라이버회로(2A)와 이를 구동하는 구동용 전원(4)사이를 차단함으로써 CPU(1A)에서 제어되는 시스템 A를 정지시키고, 오동작을 확실하게 방지하도록 하고 있다. 에러가 발생하여 정지한 시스템 A가 마음대로 복귀하는 경우는 없다.

도 5에 도시하는 제 3실시예는 이상검출기구(3A)로서 2개의 워치도그 타이머(9A)(10A)와, AND회로(11A)를 이용한 것으로 그 외는 제 2실시예와 동일하다.

상기 워치도그 타이머(9A)(10A)에는 CPU(1A)의 제어프로그램이 정상적으로 동작하고 있는 동안에는 펄스신호가 연속적으로 입력된다. 그리고 각 워치도그 타이머(9A)(10A)는 상기 펄스신호가 입력되면 소정의 전압치의 H신호를 출력하고, 일정시간 펄스신호가 입력되지 않게 되면 H신호보다 전압치가 낮은 L신호를 출력한다.

또한 각 워치도그 타이머(9A)(10A)에는 다른 제어프로그램에서 출력되는 펄스신호를 각각의 포트로부터 입력하도록 하고 있다.

상기 워치도그 타이머(9A)(10A)에 접속한 AND회로(11A)는 워치도그 타이머(9A)(10A)로부터의 출력이 모두 H신호인 경우에만 신호를 출력하고, 그 이외일 때에는 신호를 출력하지 않는다. 즉 양쪽의 워치도그 타이머(9A)(10A)에 펄스신호를 입력하는 제어프로그램이 모두 정상적으로 작동하고 있는 경우에는 AND회로(11A)에서는 H신호가 출력된다. 이 신호는 상기 트랜지스터(8A)의 베이스전압이 되어 트랜지스터(8A)에 구동용 전원(4)으로부터의 전류가 흐른다.

그러나 제어프로그램중 어느 한쪽에 이상이 발생한 경우에는 이상을 검출한 워치도그 타이머가 L신호를 출력하므로 AND회로(11)로부터는 신호가 출력되지 않는다. 즉 트랜지스터(8A)의 베이스전압이 끊어진다.

상기 제 3실시예에서는 워치도그 타이머를 2개 이용했지만 더 많게 하여 각각에 다른 제어프로그램을 감시하도록 하면 그만큼 확실도가 높아져 이상(異常)을 검출할 수 있다.

또 이상검출기구(3A)나 스위치회로(5A)는 상기 실시예의 구성에 한정되지 않는다.

요컨데 이상검출기구(3A)는 CPU(1A)에서 제어프로그램의 이상을 도시하는 신호가 입력되면 스위치회로(5A)를 끊음과 동시에 시스템(B)에 신호를 송신할 수 있으면 된다. 그리고 시스템 A는 마음대로 복귀하지 않고 시스템 B가 그 후의 제어를 계속하는 것이다.

제 1 내지 제 3의 발명에 의하면 CPU로 구동제어되는 시스템에 이상이 발생한 경우에는 구동용 전원의 드라이버회로로의 공급을 끊도록 함으로써 시스템을 정지시킴과 동시에 다시 구동용 전원이 투입되지 않는 한 드라이버회로로의 전류공급이 되지 않기 때문에 예를들면 차량의 주행중에 시스템이 복귀되는 것을 확실하게 방지할 수 있다.

특히 제 3의 발명에 의하면 여러개의 제어프로그램의 이상을 따로 검출하여 그 중에서 하나라도 이상을 검출한 경우에는 시스템을 정지할 수 있다. 따라서 시스템의 오동작을 더욱 확실하게 방지할 수 있다.

제 4의 발명에 의하면 2개의 제어시스템을 마련하여 한쪽의 시스템이 정지했을 때 다른쪽의 시스템이 동작하여 제어를 계속할 수 있도록 했다. 또한 하나의 제어시스템안에서의 이상을 다른 CPU를 이용하지 않고도 검출할 수 있다.

그리고 이상이 발생한 경우에는 구동용 전원의 드라이버회로로의 공급을 끊도록 함으로써 제어시스템을 정지시킴과 동시에 다시 구동용 전원이 투입되지 않는 한 드라이버회로로의 전류공급이 되지 않도록 했기 때문에 예를들면 차량의 주행중에 이상인 제어시스템이 복귀하는 것을 방지할 수 있다.

또 종래와 같이 3개 이상의 CPU를 이용하여 다수결을 하는 로직이 필요없기 때문에 시스템구성이 용이하고 또한 원가가 낮아진다.

제 5의 발명에 의하면 여러개의 제어프로그램의 이상을 따로 검출하여 그 중에서 하나라도 이상을 검출한 경우에는 시스템을 정지할 수 있다. 따라서 시스템의 오동작을 더욱 확실하게 방지할 수 있다.

Claims

차량의 전기적인 시스템을 구동제어하는 드라이버회로와, 이 드라이버회로를 제어프로그램에 의해 제어하는 제어부와, 상기 드라이버회로에 전류를 공급하는 구동용 전원과, 이 구동용 전원과 드라이버회로 사이에 접속한 메인스위치회로와, 구동용 전원과 메인스위치회로 사이에 접속되고 구동용 전원에서 메인스위치회로로의 전원공급을 ON,OFF제어함과 동시에 통상은 OFF상태를 유지하는 서브스위치회로와, 구동용 전원이 투입되었을 때 일정시간만 서브스위치회로를 ON상태로 하는 타이머회로와, 메인스위치회로와 제어부 사이에 접속된 페일검출회로와, 메인스위치회로보다 하류측으로 상기 드라이버회로와 병렬로 마련되어 드라이버회로로의 공급전류에 의해 서브스위치회로를 ON상태로 함과 동시에 드라이버회로로의 공급전류가 끊어졌을 때에는 서브스위치회로를 OFF상태로 하는 서브스위치 제어수단을 마련하고, 상기 페일검출회로가 제어부의 이상을 검출했을 때에는 상기 메인스위치회로를 OFF로 하고 구동용 전원에서 드라이버회로로의 전류공급을 끊는 것을 특징으로 하는 페일세이프기구.
제 1항에 있어서,

서브스위치회로는 서로 병렬로 접속되고 있는 제 1, 제 2스위치로 이루어지고 상기 제 1스위치가 타이머회로에 의해 제어되며, 상기 제 2스위치가 서브스위치 제어수단에 의해 제어되는 것을 특징으로 하는 페일세이프기구.
제 1항 또는 제 2항에 있어서,

페일검출회로는 여러개의 워치도그 타이머와 AND회로를 구비하고, 각각의 워치도그 타이머에 다른 제어프로그램에서 출력되는 페일검출신호를 입력하며, 상기 워치도그 타이머의 출력신호를 AND회로를 통해 메인스위치회로로 출력하는 것을 특징으로 하는 페일세이프기구.
차량의 전기적인 장치를 구동제어하는 제 1, 제 2제어시스템으로 이루어지고, 상기 제 1, 제 2제어시스템은 각각 상기 전기적인 장치에 접속한 드라이버회로와, 이 드라이버회로를 제어하는 CPU와, 상기 드라이버회로에 전류를 공급하는 구동용 전원과, 이 구동용 전원과 드라이버회로 사이에 접속한 스위치회로와, 이 스위치회로와 상기 CPU사이에 접속하고 CPU로부터의 출력신호에 의해 CPU의 이상을 검출하는 CPU이상검출기구를 구비하며, 상기 제 1, 제 2제어시스템 중 한쪽의 제어시스템의 동작중에 상기 한쪽의 제어시스템안의 CPU로부터 이상신호가 출력된 경우에는 상기 한쪽의 제어시스템 안의 이상검출기구가 동 시스템안의 스위치회로에 대해 스위치를 끊는 지령을 출력함과 동시에 동 제어시스템은 드라이버회로로의 전원공급을 정지하는 신호로 다른쪽 제어시스템의 CPU로 송신하고, 이 정지신호를 수신한 다른쪽 제어시스템의 CPU는 구동제어를 개시하는 것을 특징으로 하는 페일세이프기구.
제 4항에 있어서,

CPU이상검출기구는 여러개의 워치도그 타이머와 AND회로를 구비하고, 각각의 워치도그 타이머에 CPU가 다른 제어프로그램에서 출력되는 이상검출신호를 입력하며, 상기 워치도그 타이머의 출력신호를 AND회로를 통해 스위치회로로 출력하는 것을 특징으로 하는 페일세이프기구.