KR100350390B1 - 이동통신 교환기내 국부 데이터 링크 회로팩에서 데이터클럭 및 프레임 동기 일치장치 - Google Patents

Abstract

본 발명은 타임 스위치 회로팩과 중앙 데이터 링크 회로팩과의 데이터 송수신을 담당하는 이중화된 국부 데이터 링크 회로팩에 있어서, 타임 스위치와 타임 슬롯 데이터를 송수신하는 2개의 데이터 링크인 짝수(EVEN), 홀수(ODD) 링크간의 데이터 클럭 및 프레임 동기 펄스를 일치시키도록 한 이동통신 교환기내 중앙 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치에 관한 것으로서, 이러한 본 발명은, 이중화된 국부 데이터 링크 회로팩에서 각 링크로 수신한 155.520Mbps STM-1급 광 데이터에서 추출한 2개의 19.44Mhz 클럭 중에서 하나의 추출 클럭으로만 PLL을 사용하여 16.38Mhz 클럭을 생성하여 4K 타임 스위치로 16.384Mhz 클럭과 프레임 동기 클럭을 공급하도록 한다. 또한, 이중화보드(A, B 보드) 간의 4개의 링크의 16.384Mhz클럭과 프레임 동기 일치를 위해 제어부내에 클럭 선택부 및 프레임 동기부를 구비하여 선택된 클럭과 프레임 동기를 모든 링크로 공급하도록 하여, 데이터 클럭 및 프레임 동기를 일치시키게 된다.

Description

이동통신 교환기내 국부 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치{Apparatus for coincidence data clock and frame synchronization in a local data link circuit pack inner mobile switching center}

본 발명은 이동통신 교환기내 중앙 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치에 관한 것으로서, 특히 타임 스위치 회로팩과 중앙 데이터 링크 회로팩과의 데이터 송수신을 담당하는 이중화된 국부 데이터 링크 회로팩에 있어서, 타임 스위치와 타임 슬롯 데이터를 송수신하는 2개의 데이터 링크인 짝수(EVEN), 홀수(ODD) 링크간의 데이터 클럭 및 프레임 동기 펄스를 일치시키도록 한 이동통신 교환기내 중앙 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치에 관한 것이다.

일반적으로, 이동통신 교환기내에는 타임 스위치 회로팩과 중앙 데이터 링크 회로팩 사이에 국부 데이터 링크 회로팩이 구비되어, 상기 타임 스위치 회로팩과 중앙 데이터 링크 회로팩 사이의 데이터를 송수신 해준다.

일반적인 교환기인 HDPX-300 PCX 교환기의 경우 중앙 데이터 링크 회로팩과 정합하는 국부 데이터 링크 회로팩은 1개의 광 링크만 존재하여 2048Ch 타임 슬롯과 IPC 데이터를 송수신하나, 근래에 개발되는 이동통신 교환기는 2개의 광 링크가 존재하여 4096Ch 타임 슬롯과 IPC 데이터를 송수신할 수 있도록 되어 있다.

여기서 근래에 개발되는 이동통신 교환기에 구비되는 2개의 링크는 짝수, 홀수로 동작하는 공간 스위치(Space switch)의 구조에 의해 4K 타임 스위치와 각각 2K 용량의 타임 슬롯을 송수신하는 링크별로 동작하게 된다.

따라서 짝수, 홀수 링크 및 A/B사이드(이중화된 구조임)간의 송수신 데이터 클럭 및 프레임 동기가 일치하지 않을 수 있다.

즉, 중앙 데이터 링크 회로팩으로부터 짝수, 홀수 각각의 링크로 수신한 155.520Mbps STM-1급 광 데이터에서 추출한 2개의 19.44Mhz 클럭 중에서 선택된 1개의 클럭에만 PLL을 사용하여 16.384Mhz 클럭을 생성한 후 4K 타임 스위치로 16.384Mhz 클럭과 프레임 동기 클럭을 제공하는 방식이므로, 이중화된 A, B 사이드 총 4개의 링크(A사이드의 짝수 및 홀수 링크와 B사이드의 짝수 및 홀수 링크)간에 클럭 위상차가 발생하게 되는 것이다.

상기와 같이 각각의 링크간에 클럭 위상차가 발생하게 되면, 데이터 송수신이 제대로 이루어지지 않아 데이터를 유실하는 문제점을 유발한다.

이에 본 발명은 상기와 같은 종래 2개의 광링크를 사용하는 이동통신 교환기의 국부 데이터 링크 회로팩에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명의 목적은, 타임 스위치와 타임 슬롯 데이터를 송수신하는 2개의 데이터 링크인 짝수(EVEN), 홀수(ODD) 링크간의 데이터 클럭 및 프레임 동기 펄스를 일치시키도록 한 이동통신 교환기내 중앙 데이터 링크 회로팩에서 데이터 클럭 및프레임 동기 일치장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 "이동통신 교환기내 중앙 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치"는,

이중화된 국부 데이터 링크 회로팩에서 각 링크로 수신한 155.520Mbps STM-1급 광 데이터에서 추출한 2개의 19.44Mhz 클럭 중에서 하나의 추출 클럭으로만 PLL을 사용하여 16.38Mhz 클럭을 생성하여 4K 타임 스위치로 16.384Mhz 클럭과 프레임 동기 클럭을 공급하도록 한다.

또한, A, B 사이드간의 4개의 링크간의 16.384Mhz클럭과 프레임 동기 일치를 위해 제어부내에 클럭 선택부 및 프레임 동기부를 구비하여 선택된 클럭과 프레임 동기를 모든 링크로 공급하도록 한다.

도 1은 본 발명에 의한 이동통신 교환기내 중앙 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치 장치의 구성을 보인 블록도이고,

도 2는 도 1의 제어부내 클럭 선택부의 일 실시예의 구성을 보인 회로도이고,

도 3은 도 1의 제어부내 프레임 동기부의 일 실시예의 구성을 보인 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

110, 120 ..... 홀수 및 짝수 광 정합부

130 ..... PCM/IPC 데이터 송수신 메모리부

140 ..... 위상 동기 루프부

150 ..... 제어부

170 ..... 데이터 클럭/프레임 동기 정합부

180 ..... 데이터 정합부

200 ..... 타임 스위치

이하 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시 예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

첨부한 도면 도 1은 본 발명에 의한 이동통신 교환기내 국부 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치의 구성을 보인 블록도이다.

여기서 참조부호 110은 155.520Mbps STM-1급 광 데이터를 송수신하는 홀수 광 정합부를 나타내고, 참조부호 120은 155.520Mbps STM-1급 광 데이터를 송수신하는 짝수 광 정합부를 나타낸다.

또한 참조부호 130은 홀수 링크 및 짝수 링크 제어 데이터에 따라 상기홀수/짝수 광 정합부와 타임 스위치측간의 PCM/IPC 데이터를 송수신하는 PCM/IPC 데이터 송수신 메모리부를 나타내고, 참조부호 140은 상기 짝수 광 정합부(120)에서 추출한 19.44Mhz의 클럭에 위상 동기된 16.38Mhz의 클럭을 생성하는 위상 동기 루프부를 나타낸다.

또한, 참조부호 150은 상기 위상 동기 루프부(140)에서 생성한 데이터 클럭과 다른 사이드 보드에서 얻어지는 데이터 클럭중 하나의 선택하여 데이터 클럭으로 발생하고, 상기 다른 사이드 보드와의 데이터 클럭 및 프레임 동기 정합을 제어하며, 홀수 및 짝수 링크의 PCM/IPC 데이터 송수신을 제어하는 제어부를 나타낸다.

또한, 참조부호 170은 상기 제어부(150)와 다른 사이드 보드간의 데이터 클럭 및 프레임 동기를 정합하는 데이터 클럭/프레임 동기 정합부를 나타내고, 참조부호 180은 상기 제어부(150)에서 전달되는 데이터 클럭 및 프레임 동기신호를 타임 스위치(200)에 전달하며, 상기 타임 스위치(200)와 상기 PCM/IPC 데이터 송수신 메모리부(130)간의 데이터를 인터페이스 해주는 데이터 정합부를 나타낸다.

이와 같이 구성된 본 발명에 의한 이동통신 교환기내 국부 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치는, 홀수 광 정합부(110)와 짝수 광 정합부(120)에서 각각 수신한 155.520Mbps STM-1급 광 데이터에서 추출한 2개의 19.44Mhz 클럭(어드레스)으로 광 링크에서 4K 타임 스위치(200) 방향으로의 2K 타임 슬롯 정합을 위한 PCM/IPC 데이터 송수신 메모리부(130)의 리드 및 라이트 동작을 수행한다.

아울러 4K 타임 스위치(200)에서 광 링크(홀수 및 짝수 광 정합부)방향으로의 정합은 각각의 링크에서 추출한 19.44Mhz 클럭중 짝수 광 정합부(120)에서 추출한 19.44Mhz 클럭을 위상 동기 루프부(140)에서 위상 동기시켜 16.384Mhz의 데이터 클럭을 생성하고, 이를 이용하여 정합을 수행한다.

즉, 제어부(150)는 상기 위상 동기 루프부(140)에서 생성된 16.384Mhz의 데이터 클럭을 이용하여 PCM/IPC 데이터 송수신 메모리부(130)와 데이터 정합부(180)간의 데이터 인터페이스가 이루어지도록 제어를 한다.

여기서 상기 제어부(150)는 도면에는 도시하지 않았지만, 데이터 클럭 선택부와 프레임 동기부를 구비하고, 이중화된 A사이드 및 B사이드의 전 링크의 데이터 클럭 및 프레임 동기가 일치하도록 제어를 한다.

상기 제어부(150)의 동작을 좀 더 상세히 설명하면 다음과 같다.

상기 데이터 클럭 선택부는 도 2에 도시된 바와 같이, 짝수 광 정합부(120)의 액티브 신호와 위상 동기 루프부(140)에서 생성된 데이터 클럭(16.384Mhz)을 논리곱하는 제1논리곱소자(151)와, 데이터 클럭 및 프레임 동기 정합부(160)를 통해 제공되는 상대측 사이드 보드에서 선택된 데이터 클럭(16.384Mhz)을 위상 반전시키는 제1인버터(152)와, 상기 짝수 광 정합부(120)의 액티브 신호를 위상 반전시키는 제2인버터(153)와, 상기 제1 및 제2 인버터(152)(153)에서 각각 출력되는 신호를 논리곱하는 제2논리곱소자(154)와, 상기 제1 및 제2 논리곱소자(151)(154)의 각 출력신호를 논리합하여 그 결과 신호를 데이터 클럭으로 출력하는 논리합소자(155)로 이루어진다.

이와 같이 이루어지는 상기 데이터 클럭 선택부는, 먼저 제1논리곱소자(151)에서 상기 짝수 광 정합부(120)의 액티브 신호(TXACT0)와 위상 동기 루프부(140)에서 생성된 데이터 클럭(16.384Mhz : 16M-IN)을 논리곱한다.

아울러 제1인버터(152)는 상기 데이터 클럭 및 프레임 동기 정합부(160)를 통해 제공되는 상대측 사이드 보드에서 선택된 데이터 클럭(16.384Mhz : RCP2)을 위상 반전시키게 되고, 제1인버터(153)는 상기 짝수 광 정합부(120)의 액티브 신호(TXACT0)를 위상 반전시킨다.

그러면 제2논리곱소자(154)는 상기 제1 및 제2 인버터(152)(153)에서 각각 출력되는 신호를 논리곱한다.

그 후 논리합소자(155)는 상기 제1 및 제2 논리곱소자(151)(154)의 각 출력신호를 논리합하여 그 결과 신호를 데이터 클럭(16M-OUT)으로 출력하여 상기 데이터 정합부(180)에 전달해주게 되고, 데이터 정합부(180)는 이렇게 선택되어진 데이터 클럭을 타임 스위치(200)에 제공해준다.

또한 데이터 클럭 및 프레임 동기 정합부(170)는 상기 제어부(150)에서 선택된 데이터 클럭을 상대측 사이드 보드로 전송해주어, A/B 사이드의 4개의 링크의 데이터 클럭이 일치되도록 한다.

다음으로 프레임 동기를 일치시키는 과정을 살펴보면 다음과 같다.

첨부한 도면 도 3은 상기 제어부(150)내 프레임 동기부의 일 실시 예를 보인 도면이다.

이에 도시된 바와 같이, 광 데이터로부터 추출한 프레임 동기(8K1)신호에 동기하여 상기 위상 동기 루프부(140)에서 출력되는 데이터 클럭(L16M)을 래치하고,그 결과치를 A/B 사이드의 링크 동기를 위해 상대편 사이드로 송신할 프레임 동기 신호(FP20A)로 출력하는 래치(156)와, 상기 짝수 광 정합부(120)의 액티브 신호(TXACT0)와 상기 상대편 사이드로 송신할 프레임 동기 신호(FP20A)를 논리곱하는 제1논리곱소자(157)와, 상기 A/B 사이드의 링크 동기를 위해 상대편 사이드에서 수신한 프레임 동기(FP20B)신호를 위상 반전시키는 제1인버터(158)와, 상기 짝수 광 정합부(120)의 액티브 신호(TXACT0)를 위상 반전시키는 제2인버터(159)와, 상기 제1 및 제2 인버터(158)(159)에서 각각 출력되는 신호를 논리곱하는 제2논리곱소자(160)와, 상기 제1 및 제2 논리곱소자(157)(160)에서 각각 출력되는 신호를 논리합하여 그 결과 신호를 어드레스 생성용 프레임 동기(L8KFP)로 발생하는 논리합소자(161)로 구성된다.

상기와 같이 구성되는 프레임 동기부는, 먼저 래치(156)에서 광 데이터로부터 추출한 프레임 동기(8K1)신호에 동기하여 상기 위상 동기 루프부(140)에서 출력되는 데이터 클럭(L16M)을 래치하고, 그 결과치를 A/B 사이드의 링크 동기를 위해 상대편 사이드로 송신할 프레임 동기 신호(FP20A)로 출력한다.

아울러 제1논리곱소자(157)는 상기 짝수 광 정합부(120)의 액티브 신호(TXACT0)와 상기 상대편 사이드로 송신할 프레임 동기 신호(FP20A)를 논리곱 한다.

또한, 제1인버터(158)는 상기 A/B 사이드의 링크 동기를 위해 상대편 사이드에서 수신한 프레임 동기(FP20B)신호를 위상 반전시키게 되고, 제2인버터(159)는 상기 짝수 광 정합부(120)의 액티브 신호(TXACT0)를 위상 반전시킨다.

그러면 제2논리곱소자(160)는 상기 제1 및 제2 인버터(158)(159)에서 각각 출력되는 신호를 논리곱하게 되고, 논리합소자(161)는 상기 제1 및 제2 논리곱소자(157)(160)에서 각각 출력되는 신호를 논리합하여 그 결과 신호를 어드레스 생성용 프레임 동기(L8KFP)신호로 발생하게 된다.

그리고 상기 생성된 프레임 동기신호(L8KFP)를 데이터 정합부(180)에 전송해주게 되며, 상기 데이터 정합부(180)는 이를 타임 스위치(200)에 전송해준다.

이렇게 함으로써 A/B 사이드의 모든 링크(4개의 링크)에서 프레임 동기가 일치된다.

이상에서 상술한 본 발명 "이동통신 교환기내 국부 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치"에 따르면, 짝수 및 홀수 링크뿐만 아니라 A/B 사이드간의 클럭 및 프레임 동기를 일치시킬 수 있는 이점이 있다.

또한 상기와 같은 클럭 및 프레임 동기 일치 이점으로, 프레임 동기를 기준으로 동작하는 타임 스위치 회로팩, 트렁크 회로팩 등의 용량 증설이 가능한 이점이 있다.

또한, 보드당 2개 이상의 링크를 수용할 수 있기에 원가 절감이 가능하고, 국부 데이터 링크 회로팩의 링크별 전체 동작이 가능하므로 원활한 교환 시스템의 운용이 가능한 이점이 있다.

Claims (4)

1. 타임 스위치 회로팩과 중앙 데이터 링크 회로팩간의 데이터를 송수신 해주는 이중화된 국부 데이터 링크 회로팩을 구비한 이동통신 교환기에 있어서,

   상기 이중화된 국부 데이터 링크 회로팩중 하나의 국부 데이터 링크 회로팩은,

   155.520Mbps STM-1급 광 데이터를 송수신하는 홀수 및 짝수 광 정합부와;

   상기 홀수 및 짝수 광 정합부를 제어하기 위한 제어 데이터에 따라 상기 홀수/짝수 광 정합부와 타임 스위치측간의 PCM/IPC 데이터를 송수신하는 PCM/IPC 데이터 송수신 메모리부와;

   상기 짝수 광 정합부에서 추출한 19.44Mhz의 클럭에 위상 동기된 데이터 클럭(16.38Mhz)을 생성하는 위상 동기 루프부와;

   상기 위상 동기 루프부에서 생성한 데이터 클럭과 상대편 국부 데이터 링크 회로팩에서 제공되는 데이터 클럭중 하나의 선택하여 데이터 클럭으로 발생하고, 상기 상대편 국부 데이터 링크 회로팩과의 데이터 클럭 및 프레임 동기 정합을 제어하며, 홀수 및 짝수 링크의 PCM/IPC 데이터 송수신을 제어하는 제어부와;

   상기 제어부와 상기 상대편 국부 데이터 링크 회로팩간의 데이터 클럭 및 프레임 동기를 정합하는 데이터 클럭/프레임 동기 정합부와;

   상기 제어부에서 전달되는 데이터 클럭 및 프레임 동기신호를 타임 스위치에 전달하며, 상기 타임 스위치와 상기 PCM/IPC 데이터 송수신 메모리부간의 데이터를인터페이스 해주는 데이터 정합부를 포함하여 구성된 것을 특징으로 하는 이동통신 교환기내 국부 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치.
2. 제1항에 있어서, 상기 제어부는,

   자신의 회로팩에서 생성된 데이터 클럭과 상기 상대편 국부 데이터 링크 회로팩에서 제공되는 데이터 클럭중 하나를 선택하기 위한 데이터 클럭 선택부와, 자신의 회로팩에서 생성된 프레임 동기신호와 상기 상대편 국부 데이터 링크 회로팩에서 제공되는 프레임 동기신호를 동기화시키는 프레임 동기부를 구비한 것을 특징으로 하는 이동통신 교환기내 국부 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치.
3. 제1항 또는 제2항에 있어서, 상기 데이터 클럭 선택부는,

   상기 짝수 광 정합부의 액티브 신호(TXACT0)와 위상 동기 루프부에서 생성된 데이터 클럭(16.384Mhz : 16M-IN)을 논리곱하는 제1논리곱소자와, 상기 데이터 클럭 및 프레임 동기 정합부를 통해 제공되는 상대측 국부 데이터 링크 회로팩에서 선택된 데이터 클럭(16.384Mhz : RCP2)을 위상 반전시키는 제1인버터와, 상기 짝수 광 정합부의 액티브 신호를 위상 반전시키는 제2인버터와, 상기 제1 및 제2 인버터에서 각각 출력되는 신호를 논리곱하는 제2논리곱소자와, 상기 제1 및 제2 논리곱소자의 각 출력신호를 논리합하여 그 결과 신호를 데이터 클럭(16M-OUT)으로 출력하는 논리합소자로 구성된 것을 특징으로 하는 이동통신 교환기내 국부 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치.
4. 제1항 또는 제2항에 있어서, 상기 프레임 동기부는,

   광 데이터로부터 추출한 프레임 동기(8K1)신호에 동기하여 상기 위상 동기 루프부에서 출력되는 데이터 클럭(L16M)을 래치하고, 그 결과치를 A/B 사이드의 링크 동기를 위해 상대편 사이드로 송신할 프레임 동기 신호(FP20A)로 출력하는 래치와, 상기 짝수 광 정합부의 액티브 신호(TXACT0)와 상기 상대편 국부 데이터 링크 회로팩으로 송신할 프레임 동기 신호(FP20A)를 논리곱하는 제1논리곱소자와, 상기 자신 및 상대편 사이드의 링크 동기를 위해 상대편 국부 데이터 링크 회로팩에서 수신한 프레임 동기(FP20B)신호를 위상 반전시키는 제1인버터와, 상기 짝수 광 정합부의 액티브 신호(TXACT0)를 위상 반전시키는 제2인버터와, 상기 제1 및 제2 인버터에서 각각 출력되는 신호를 논리곱하는 제2논리곱소자와, 상기 제1 및 제2 논리곱소자에서 각각 출력되는 신호를 논리합하여 그 결과 신호를 어드레스 생성용 프레임 동기(L8KFP)로 발생하는 논리합소자로 구성된 것을 특징으로 하는 이동통신 교환기내 국부 데이터 링크 회로팩에서 데이터 클럭 및 프레임 동기 일치장치.