KR100347444B1 - 기판의 1차 및 2차 측면 상의 동일한 커넥터 포인트레이아웃을 위한 라우팅 토폴로지 - Google Patents

기판의 1차 및 2차 측면 상의 동일한 커넥터 포인트레이아웃을 위한 라우팅 토폴로지 Download PDF

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Abstract

본 발명은 다층 기판을 구비한다. 기판은 제1 칩과 인터페이스하기 위해 제1 레이아웃을 가지고 있는 제1 커넥션 포인트(22-1)를 내포한 제1 그룹의 커넥션 포인트를 포함하는 1차 측면(12)을 구비한다. 또한, 기판은 제2 칩과 인터페이스하기 위해 제1 레이아웃과 동일한 레이아웃을 가지고 있는 제2 커넥션 포인트를 내포한 제2 그룹의 커넥션 포인트를 포함하는 2차 측면을 구비한다. 또한, 기판은 실질적으로 동일한 전기적 길이(electrical length)를 각각 가지고 있는 제1 및 제2 브랜치 트레이스를 통해 제1 및 제2 커넥션 포인트에 결합된 중간 커넥션 포인트(34, 36, 44 및 46)를 포함한다.

Description

기판의 1차 및 2차 측면 상의 동일한 커넥터 포인트 레이아웃을 위한 라우팅 토폴로지{ROUTING TOPOLOGY FOR IDENTICAL CONNECTOR POINT LAYOUTS ON PRIMARY AND SECONDARY SIDES OF A SUBSTRATE}
마이크로프로세서와 같은 일부 프로세서는 프로세서의 프로세서 칩에 이용되는 데이터를 유지시키도록 오프-칩(off-chip)의 캐시 칩(cache chips)(때때로, "L2" 캐시로 불림)을 이용한다. 캐시 칩은 인쇄 회로 기판(printed circuit board)과 같은 기판 상에 탑재되고, 고속 버스를 통해 프로세서 코어 칩(processor core chip)에 접속된다.
예를 들어, 인텔사(Intel Corporation)에 의해 제조되는 PentiumⅡ 프로세서는 프로세서 칩 및 캐시 칩이 접속된(connected) 기판을 포함한다. 기판은 프로세서 칩 및 캐시 칩을 기판에 접속시키기 위해 프로세서 칩 및 캐시 칩 상의 커넥터 포인트(connector points)와 합치되는 커넥터 포인트를 포함한다. 기판은 다수의 레이어(multiple layers)를 포함한다. 트레이스(traces)는 한 칩의 커넥터 포인트의 다양한 것을 다른 칩의 커넥터 포인트의 다양한 것에 결합(couple)시키도록 커넥터 포인트에 접속된다. 커넥터에 인입되는 트레이스를 방지하기 위하여, 트레이스는 특정 구성에서 라우팅된다. 트레이스가 서로 접촉되지 않도록 비아(vias)를 통해 접속된 다양한 레이어를 통해 라우팅될 수 있다. 기판은 단일 에지 커넥터(single edge connector) 상에서 골드핑거(goldfingers)를 통해 마더보드(motherboard)에 부착될 수 있는 커넥터에 접속된다.
단일 칩 상의 커넥터 포인트는 중간 커넥터 포인트(intermediate connector point)로부터 실질적으로 동일한 길이(length)를 가지고 있는 것들을 포함하는 다수의 브랜치 트레이스(branch traces)를 통해 기판의 동일한 측면 상의 동일한 상대적인 레이아웃 위치에서 하나 이상의 칩 상의 커넥터 포인트에 결합되었다.
PentiumⅡ 프로세서에서 이용되는 기판은 다수의 레이어를 포함한다. 각 레이어는 복잡성 및 비용을 추가시킨다. 또한, 비아의 추가는 (예를 들어, 트레이스 라우팅 채널을 블로킹함으로써) 복잡성 및 비용을 추가시킨다.
본 발명은 트레이스 라우팅 토폴로지(trace routing topologies)에 관한 것으로서, 특히 기판(substrate)의 1차 및 2차 측면(primary and secondary sides) 상의 동일한 커넥션 포인트 레이아웃(connection point layouts)을 고려한 토폴로지에 관한 것이다.
도1은 커넥션 포인트를 내포한 기판의 정면도(front view).
도2는 도1의 기판의 배면도(back view).
도3은 도1의 기판의 커넥션 포인트들 사이의 트레이스 커넥션의 개략도.
도4는 도1의 기판의 측면도(side view)의 간소화된 도면.
도5는 도1의 기판의 커넥션 포인트들 사이의 트레이스 커넥션의 개략도.
도6은 도1 또는 도2의 커넥션 포인트에 접속된 칩의 하면도(bottom view).
도7은 도6의 칩의 측면도.
본 발명은 하기에서 주어진 상세한 설명 및 본 발명의 실시예의 첨부 도면으로부터 충분히 이해될 것이고, 본 발명은 설명되는 특정 실시예에 한정되지 않으며, 특정 실시예는 단지 설명 및 이해를 위한 것이다.
발명의 요약
본 발명의 한 관점 하에서, 본 발명은 다층 기판(multilayered substrate)을구비한다. 기판은 제1 칩과 인터페이스하기 위해 제1 레이아웃을 가지고 있는 제1 커넥션 포인트를 내포한 제1 그룹의 커넥션 포인트를 포함하는 1차 측면(primary side)을 구비한다. 또한, 기판은 제2 칩과 인터페이스하기 위해 제1 레이아웃과 동일한 레이아웃을 가지고 있는 제2 커넥션 포인트를 내포한 제2 그룹의 커넥션 포인트를 포함하는 2차 측면(secondary side)을 구비한다. 또한, 기판은 실질적으로 동일한 전기적 길이(electrical length)를 각각 가지고 있는 제1 및 제2 브랜치 트레이스를 통해 제1 및 제2 커넥션 포인트에 결합된 중간 커넥션 포인트를 포함한다.
도1 및 도2를 참조하면, 인쇄 회로 기판일 수 있는 기판(10)은 1차 측면(12) 및 2차 측면(14)을 포함한다. 기판(10)은 한 그룹의 커넥션 포인트(18) 및 4개 그룹의 커넥션 포인트(22-1, 22-2, 22-3 및 22-4)를 포함하는 5개 그룹의 커넥션 포인트를 포함한다. 단지 예를 들면, 커넥션 포인트는 비아 상의 패드(pads) 또는 다른 전도체일 수 있다.
예를 들면, 기판(10)은 한 그룹의 커넥션 포인트(18)에 접속된 프로세서 칩을 포함하는 프로세서의 일부분일 수 있다. 또한, 프로세서는 4개의 캐시 칩을 포함하고, 각 캐시 칩은 4개 그룹의 커넥션 포인트(22-1, 22-2, 22-3 및 22-4) 중 하나에 접속된다. 또한, 각 그룹의 커넥션 포인트는 레이아웃을 가지고 있다. 칩의 커넥션 포인트는 핀(pins), 패드 또는 다른 전도체(conductors)일 수 있다. 4개 그룹의 커넥션 포인트(22-1, 22-2, 22-3 및 22-4)의 레이아웃을 동일하게 만듦으로써, 동일한 캐시 칩이 기판(10)의 1차 및 2차 측면 모두에 이용될 수 있다. 따라서, 단지 한 유형의 캐시 칩이 제조될 필요가 있다 (즉, 단지 하나의 캐시 칩 전도체 포인트 레이아웃이 필요함). 여기에 정의된 바와 같이, 2개 그룹의 커넥션 포인트의 커넥션 포인트 레이아웃이 동일할 경우에, 동일한 칩이 그룹들의 커넥션 포인트 중 어느 것과 동일하게 작용할 것이다.
특히, 다음의 커넥션 포인트 즉, 전술된 그룹의 커넥션 포인트(18)의 커넥션 포인트(30); 전술된 그룹의 커넥션 포인트(22-1)의 커넥션 포인트(CPA-1 및 CPB-1); 전술된 그룹의 커넥션 포인트(22-2)의 커넥션 포인트(CPA-2 및 CPB-2); 전술된 그룹의 커넥션 포인트(22-3)의 커넥션 포인트(CPA-3 및 CPB-3); 전술된 그룹의 커넥션 포인트(22-4)의 커넥션 포인트(CPA-4 및 CPB-4); 및 커넥션 포인트(32)가 특별히 설명된다.
기판(10)은 예를 들어, 6개 그룹의 골드 핑거 커넥션(16A, 16B, 16C, 16D, 16E 및 16F)을 포함한다. 예를 들면, 커넥션 포인트(32)는 골드 핑거 커넥션 중 하나일 수 있거나 또는 골드 핑거 커넥션 중 하나 또는 그 이상에 접속될 수 있다.
기판(10)은 비아(34, 36, 44 및 46)를 포함한다. 전술된 실시예에서, 비아는 기판(10)의 각 레이어를 관통한다. 다른 실시예에서, 비아는 각 레이어를 통해 연장하지 않는다. 비아(34, 36, 44 및 46)는 중간 커넥션 포인트로서 고려될 수 있다. 하지만, 전술된 실시예에서 비아(34, 36, 44 및 46)는 칩과 직접 인터페이스하지 않는 반면, 커넥션 포인트(CPA-1, CPA-2 등)는 칩과 직접 인터페이스한다.
도1, 도2 및 도3을 참조하면, 루트 트레이스(root trace)(40)는 커넥션 포인트(30)와 비아(34) 사이에 결합된다. 루트 트레이스(42)는 커넥션 포인트(30)와 비아(36) 사이에 결합된다. 루트 트레이스(40 및 42)는 실질적으로 동일한 전기적 길이를 가지고 있어야 한다. 전기적 길이는 플라이트 시간(flight time)에 상응한다. 동일한 물리적 길이는 동일한 전기적 길이를 제공할 수 있다. 실질적으로 동일한 전기적 길이를 가지기 위한 목적은 칩들 사이의 신호를 위한 타이밍 허용 한계(timing tolerances)를 감소시키는데 있다. 전기적 길이들이 실질적으로 동일해야 하는 범위(extent)는 적어도 부분적으로 허용 한계에 의존하고, 허용 한계는 구현(implementation)에 따라 변화된다. 또한, 이러한 범위는 (하기에서 설명되는) 다른 트레이스들이 실질적으로 얼마나 동일한 전기적 길이를 가지고 있는지에 의존할 수 있다. 커넥션 포인트(30)가 비아(36)보다 비아(34)에 더 가까이 위치하기 때문에, 루트 트레이스(40)가 루트 트레이스(42)의 전기적 길이와 정합하도록 여분의 물리적 길이 생성 트레이스(extra physical length originating trace)(40)를 추가하기 위한 벤드(bend)(예를 들어, 도3에서 설명되지 않은 곡선형 구성(serpentine configuration))를 가질 수 있다. 또한, 루트 트레이스(42)가 벤드를 가질 수 있다. 여기서 언급되는 다양한 트레이스는 일정한 폭(width)을 반드시 가질 필요는 없다.
브랜치 트레이스(BA1)는 커넥션 포인트(CPA-1)와 비아(34) 사이에 결합된다. 브랜치 트레이스(BA2)는 커넥션 포인트(CPA-2)와 비아(34) 사이에 결합된다. 브랜치 트레이스(BA-1 및 BA-2)는 실질적으로 동일한 전기적 길이를 가지고 있다. 브랜치 트레이스(BA3)는 커넥션 포인트(CPA-3)와 비아(36) 사이에 결합된다. 브랜치 트레이스(BA4)는 커넥션 포인트(CPA-4)와 비아(36) 사이에 결합된다. 브랜치 트레이스(BA3 및 BA4)는 실질적으로 동일한 전기적 길이를 가지고 있다. 전술된 바와 같이, 비아가 모든 레이어를 통해 완전히 연장할 필요는 없다. 하나 또는 그 이상의 트레이스가 직선이 아닌 형상(예를 들어, 곡선)을 가질 수 있다. 또한, 트레이스의 폭이 균일할 필요는 없다.
도4를 참조하면, 기판(10)은 N개의 레이어(이들 모두가 도시되지는 않음)를 포함한다. 도4는 루트 트레이스(40)가 내부 레이어를 관통할 수 있고, 내부 레이어에서 비아(34)에 접속될 수 있음을 도시한다. 다른 실시예에서, 루트 트레이스(40)는 다른 레이어를 관통하고 다른 비아에 접속된 다수의 루트 트레이스 또는 루트/브랜치 트레이스로 교체될 수 있다. 커넥터 포인트(CPA-1 및 CPA-2)는 도1, 도2 및 도3에 의해 제안되는 바와 같이 이동될 수 있다 (즉, 하나가 다른 것의 상단에 존재하지 않음). 커넥터 포인트(CPA-1 및 CPA-2)는 모든 레이어를 통해 연장된 비아(비아(34)와 유사함)에 접속된 패드일 수 있다.
도5는 도4에 도시된 바와 상이한 다른 형태의 트레이스 라우팅 토폴로지를 도시한다. 도5에서, 트레이스 라우팅 토폴로지는 루트/브랜치 트레이스(54 및 56)에 접속된 루트 트레이스(50)를 포함한다. 루트 트레이스(50)는 커넥션 포인트의 형태로 이루어진 비아(52)를 통해 루트/브랜치 트레이스(54 및 56)에 접속될 수 있다. 브랜치(BB1 및 BB2)는 비아(44) 및 커넥션 포인트(CPB-1 및 CPB-2)에 각각 접속된다. 브랜치(BB3 및 BB4)는 비아(46) 및 커넥션 포인트(CPB-3 및 CPB-4)에 접속된다. 브랜치(BB-1 및 BB-2)는 실질적으로 동일한 전기적 길이를 가지고 있다. 브랜치(BB-3 및 BB-4)는 실질적으로 동일한 전기적 길이를 가지고 있다.
도4의 트레이스 라우팅 토폴로지는 "V"자형 토폴로지를 포함하는 반면, 도5의 트레이스 라우팅 토폴로지는 "Y"자형 토폴로지를 포함한다.
루트 트레이스는 2개 이상의 브랜치 트레이스 또는 루트/브랜치 트레이스에 접속된다.
도6은 커넥션 포인트(CPA-1 및 CPB-1), 커넥션 포인트(CPA-2 및 CPB-2), 커넥션 포인트(CPA-3 및 CPB-3) 또는 커넥션 포인트(CPA-4 및 CPB-4)에 접속될 수 있는 칩(70) 및 2개의 커넥션 포인트(74 및 76)의 하면도를 도시한다. 도7은 칩(70)의 측면도를 도시한다. 트레이스 토폴로지때문에, 단지 한 유형의 칩(70)이 요구된다.
칩과 인터페이스하는 커넥션 포인트(예를 들어, CPA-1)는 구동(driving) 및/또는 수신(receiving) 포인트일 수 있다.
기판은 각 측면에서 이용되는 미러 이미지 칩(mirror image chips)이 존재할 경우 기판(10)보다 더 단순화될 수 있다. 기판(10)의 도3, 도4 및 도5에서 도시된 내부 레이어, 트레이스 및 중간 커넥션(34, 36, 44 및 46)은 기판(10)에 복잡성 및 비용을 추가시킨다. 따라서, 본 발명은 직관에 반한다(counter-intuitive).
기판(10)은 공지된 재료 및 회로를 포함할 수 있고, 공지되지 않은 재료 및 회로를 포함할 수 있다. 기판(10)은 공지된 기술(techniques) 및 공정(processes)에 따라 구성될 수 있고, 공지되지 않은 기술 및 공정에 따라 구성될 수 있다.
상업적 구현에서, 본 발명을 이해하는데 도움이 되지 않고, 도면을 혼란시켜 본 발명을 모호하게 할 수 있기 때문에 여기서 설명되지 않은 다른 커넥션 포인트 및 다른 그룹의 커넥션 포인트가 존재할 수 있을 것이다. 본 발명은 프로세서에 이용하도록 제한되는 것이 아니라, 다른 기판(substrate), 회로 기판(circuit board) 및 칩과 관련하여 이용될 수 있다.
이 기술분야에서 속한 통상의 지식을 가진 자에 자명한, 기판 상의 다양한 구성요소(예를 들어, 비아 및 커넥션 포인트)의 상대적인 크기는 설명 목적을 위해 과장될 수 있다. 커넥션 포인트는 원형(circular) 또는 구형(spherical)일 필요는 없다. 도면에서 박스(boxes)의 테두리(borders)는 예시적인 목적을 위한 것이고, 중첩될 수 있는 구성요소의 경계를 제한하지는 않는다. 예시적인 구성요소의 상대적인 크기는 실제 상대적인 크기를 제안하지는 않는다. 용어 "전도체(conductor)"는 광범위하게 해석되도록 의도되고, 비록 일정한 절연 특성을 가지지만 전도하는 소자를 포함한다. 설명된 구성요소 및 전도체 사이에 중간 구성요소 또는 전도체가 존재할 수 있다.
명세서에서 소정의 구성요소 또는 기능부가 어떤 특성을 포함할 수 있거나 또는 포함할 수 있다고 기술되어 있는 경우에, 그러한 구성요소 또는 기능부가 그러한 특성을 포함하지 않을 수도 있다는 것으로 이해해야 된다. 그리고, "응답(responsive)"이라는 용어는 전체적으로 응답하거나 부분적으로 응답하는 것을 포함한다.
본 발명이 속한 기술분야에서 통상의 지식을 가진 자는 전술한 설명 및 도면으로부터 많은 다른 변화가 본 발명의 범위 내에서 만들어질 수 있음을 이해할 것이다. 따라서, 본 발명의 범위를 정의하는 하기의 청구항에 대한 어떤 보정안(amendments)을 포함하는 하기의 청구항이 존재한다.

Claims (19)

  1. 제1 칩과 인터페이스하기 위해 제1 레이아웃을 가지고 있는 제1 커넥션 포인트를 내포한 제1 그룹의 커넥션 포인트를 포함하는 1차 측면;
    제2 칩과 인터페이스하기 위해 상기 제1 레이아웃과 동일한 레이아웃을 가지고 있는 제2 커넥션 포인트를 내포한 제2 그룹의 커넥션 포인트를 포함하는 2차 측면; 및
    실질적으로 동일한 전기적 길이를 각각 가지고 있는 제1 및 제2 브랜치 트레이스를 통해 상기 제1 및 제2 커넥션 포인트에 결합된 중간 커넥션 포인트
    를 포함하는 다층 기판.
  2. 제1항에 있어서,
    상기 제1 레이아웃과 동일한 레이아웃을 가지고 있는 추가 그룹의 커넥션 포인트; 및
    추가 커넥션 포인트에 결합된 실질적으로 동일한 전기적 길이를 가지고 있는 추가 브랜치 트레이스
    를 더 포함하는 다층 기판.
  3. 제1항에 있어서,
    상기 중간 커넥션 포인트는 루트 트레이스에 결합 접속된
    다층 기판.
  4. 제3항에 있어서,
    상기 루트 트레이스는 상기 기판의 내부 레이어에 존재하는
    다층 기판.
  5. 제3항에 있어서,
    상기 루트 트레이스는 제3 칩과 인터페이스하는 커넥션 포인트 그룹의 커넥션 포인트에 결합된
    다층 기판.
  6. 제5항에 있어서,
    상기 제3 칩은 프로세서 칩인
    다층 기판.
  7. 제1항에 있어서,
    상기 중간 커넥션 포인트는 루트/브랜치 트레이스에 결합 접속된
    다층 기판.
  8. 제1항에 있어서,
    상기 루트/브랜치는 상기 기판의 내부 레이어 상에 존재하는
    다층 기판.
  9. 제7항에 있어서,
    상기 루트/브랜치 트레이스는 루트 트레이스에 결합된
    다층 기판.
  10. 제1항에 있어서,
    상기 제1 및 제2 칩은 캐시 칩인
    다층 기판.
  11. 제1항에 있어서,
    상기 중간 커넥션 포인트는 상기 기판의 각 레이어를 통해 연장된 비아를 포함하는
    다층 기판.
  12. 제1 및 제3 칩과 인터페이스하기 위해 제1 레이아웃을 각각 가지고 있는 제1 및 제3 커넥션 포인트를 내포한 제1 및 제3 그룹의 커넥션 포인트를 포함하는 1차 측면;
    제2 및 제4 칩과 인터페이스하기 위해 상기 제1 레이아웃과 동일한 레이아웃을 각각 가지고 있는 제2 및 제4 커넥션 포인트를 내포한 제2 및 제4 그룹의 커넥션 포인트를 포함하는 2차 측면;
    실질적으로 동일한 전기적 길이를 각각 가지고 있는 제1 및 제2 브랜치 트레이스를 통해 상기 제1 및 제2 커넥션 포인트에 결합된 제1 중간 커넥션 포인트; 및
    실질적으로 동일한 전기적 길이를 각각 가지고 있는 제3 및 제4 브랜치 트레이스를 통해 상기 제3 및 제4 커넥션 포인트에 결합된 제2 중간 커넥션 포인트
    를 포함하는 다층 기판.
  13. 제12항에 있어서,
    상기 제1 레이아웃과 동일한 레이아웃을 가지고 있는 추가 그룹의 커넥션 포인트; 및
    추가 커넥션 포인트에 결합된 실질적으로 동일한 전기적 길이를 가지고 있는 추가 브랜치 트레이스
    를 더 포함하는 다층 기판.
  14. 제12항에 있어서,
    상기 중간 커넥션 포인트는 루트 트레이스에 결합 접속된
    다층 기판.
  15. 제14항에 있어서,
    상기 루트 트레이스는 제5 칩과 인터페이스하는 커넥션 포인트 그룹의 커넥션 포인트에 결합된
    다층 기판.
  16. 제12항에 있어서,
    상기 중간 커넥션 포인트는 루트/브랜치 트레이스에 결합 접속된
    다층 기판.
  17. 제16항에 있어서,
    상기 루트/브랜치 트레이스는 루트 트레이스에 결합된
    다층 기판.
  18. 레이아웃을 가지고 있는 커넥션 포인트를 내포한 제1 칩과 인터페이스하기 위해 제1 레이아웃을 가지고 있는 제1 커넥션 포인트를 내포한 제1 그룹의 커넥션 포인트를 포함하는 1차 측면;
    상기 제1 칩의 레이아웃과 동일한 레이아웃을 가지고 있는 제2 칩과 인터페이스하기 위해 상기 제1 레이아웃과 동일한 레이아웃을 가지고 있는 제2 커넥션 포인트를 내포한 제2 그룹의 커넥션 포인트를 포함하는 2차 측면; 및
    실질적으로 동일한 전기적 길이를 각각 가지고 있는 제1 및 제2 브랜치 트레이스를 통해 상기 제1 및 제2 커넥션 포인트에 결합된 중간 커넥션 포인트
    를 포함하는 다층 기판.
  19. 기판을 구성하기 위한 방법에 있어서,
    제1 그룹의 커넥션 포인트에서 제1 커넥션 포인트를 제공하는 단계;
    제2 그룹의 커넥션 포인트에서 제2 커넥션 포인트를 제공하는 단계 - 상기 제1 및 제2 그룹의 커넥션 포인트는 동일한 레이아웃을 가지고 있음 -;
    상기 제1 커넥션 포인트와 중간 커넥션 포인트 사이에 제1 브랜치 트레이스를 제공하는 단계; 및
    상기 제2 커넥션 포인트와 상기 중간 커넥션 포인트 사이에 상기 제1 브랜치 트레이스와 실질적으로 동일한 전기적 길이를 가지고 있는 제2 브랜치 트레이스를 제공하는 단계
    를 포함하는 방법.
KR1020007008853A 1998-02-13 1999-01-25 기판의 1차 및 2차 측면 상의 동일한 커넥터 포인트레이아웃을 위한 라우팅 토폴로지 KR100347444B1 (ko)

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