JPS62272560A - マルチチツプパツケ−ジのクロツク回路接続構造 - Google Patents
マルチチツプパツケ−ジのクロツク回路接続構造Info
- Publication number
- JPS62272560A JPS62272560A JP11676486A JP11676486A JPS62272560A JP S62272560 A JPS62272560 A JP S62272560A JP 11676486 A JP11676486 A JP 11676486A JP 11676486 A JP11676486 A JP 11676486A JP S62272560 A JPS62272560 A JP S62272560A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clock signal
- input
- pins
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims abstract 7
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 3
- 235000006716 Broussonetia kazinoki Nutrition 0.000 description 1
- 240000006248 Broussonetia kazinoki Species 0.000 description 1
- 230000004308 accommodation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Combinations Of Printed Boards (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
λ 発明の詳細な説明
〔産業上の利用分野〕
本発明はマルチチップパッケージのクロック回踏４ｔｂ
ｔｔ−膓Ａに関し、特にマルチチップ実装方式の高密度
、高速度論理回路パッケージ内のＬＳＩチップに高精度
でクロック信号を供給することのできるクロッ久症静接
羅旗遣に関する。
ｔｔ−膓Ａに関し、特にマルチチップ実装方式の高密度
、高速度論理回路パッケージ内のＬＳＩチップに高精度
でクロック信号を供給することのできるクロッ久症静接
羅旗遣に関する。
従来、この種の論理回路パッケージでは、第２図の従来
のマルチチップパッケージの実施例の平面図に示すよう
にパッケージ上に搭載した複数個のＬＳＩチップのうち
、他のＬＳＩチップとちょうど等距離を保てる位置、即
ちパッケージ上の中夫に位置するＬＳＩチップにクロッ
ク信号分配用回路を設け、このＬＳＩチップから他の全
てのＬ８１チップへ等長のクロック配線によりクロック
信号を分配する方式を採用していた。
のマルチチップパッケージの実施例の平面図に示すよう
にパッケージ上に搭載した複数個のＬＳＩチップのうち
、他のＬＳＩチップとちょうど等距離を保てる位置、即
ちパッケージ上の中夫に位置するＬＳＩチップにクロッ
ク信号分配用回路を設け、このＬＳＩチップから他の全
てのＬ８１チップへ等長のクロック配線によりクロック
信号を分配する方式を採用していた。
この主たる理由は、各々のＬＳＩチップのクロック入力
端子Ｃにおいてクロック信号が同一時刻に到達するよう
にして、各ＬＳＩチップの論理回路動作の同期の乱れを
なくし結果として回路の高速動作を可能ならしめるため
である。
端子Ｃにおいてクロック信号が同一時刻に到達するよう
にして、各ＬＳＩチップの論理回路動作の同期の乱れを
なくし結果として回路の高速動作を可能ならしめるため
である。
このための具体的な手法としては、第２図に示すように
配線基板上に配列したＬＳＩチップの中央位置すなわち
２Ｃで示す位置のＬＳＩチップをクロック分配用ＬＳＩ
チップとし、このクロック分配用ＬＳＩチップから他の
各々のＬＳＩチップのクロック端子Ｃまでの配線長が等
しくなるように配線パターンを工夫したクロック配線を
敷設する方法がとられていた。
配線基板上に配列したＬＳＩチップの中央位置すなわち
２Ｃで示す位置のＬＳＩチップをクロック分配用ＬＳＩ
チップとし、このクロック分配用ＬＳＩチップから他の
各々のＬＳＩチップのクロック端子Ｃまでの配線長が等
しくなるように配線パターンを工夫したクロック配線を
敷設する方法がとられていた。
但し、第２図においてクロック配線は、図面の簡略化の
ために一部分のみ表示しておる。
ために一部分のみ表示しておる。
上述した従来のクロック回跨琲址構造では、第１に、配
線基板上にクロック分配専用のＬＳＩチップを設置する
必要があるため、一部のＬＳＩチップロケーションがク
ロック分配用にのみ専用されるので配線基板上の論理回
路の実装効率が低下する。
線基板上にクロック分配専用のＬＳＩチップを設置する
必要があるため、一部のＬＳＩチップロケーションがク
ロック分配用にのみ専用されるので配線基板上の論理回
路の実装効率が低下する。
第２に、クロック分配用ＬＳＩチップからＬＳＩチップ
までのクロック配線を全て等長で配線するため、配線長
が長くなシ配線基板上においてクロック配線の占める面
積が大きくなり、論理回路間を接続する配線の収容効率
が低下するという欠点がある。
までのクロック配線を全て等長で配線するため、配線長
が長くなシ配線基板上においてクロック配線の占める面
積が大きくなり、論理回路間を接続する配線の収容効率
が低下するという欠点がある。
本発明の目的は、上記欠点をなくし、高速のクロック信
号分配を可能とするマルチチップパッケージのクロック
可跨イ欣構造を提供することにある。
号分配を可能とするマルチチップパッケージのクロック
可跨イ欣構造を提供することにある。
本発明のマルチチップパッケージのクロック回路接続構
造の構成は、配線基板裏面に格子状に配列した入出力ピ
ンを備え、この基板表面には複数個のＬＳＩチップを配
置し、これらＬＳＩチップのクロック信号入力端子に最
’１ｌｉｎの前記入出力ピンをクロック信号入力ピンと
してこれらを接続しこれらクロック信号入力ピン以外の
入出力ピンと前記各ＬＳＩチップの間を前記基板内部の
配線によ多接続したマルチチップパッケージと、前記マ
ルチチップパッケージの入出力ピンを貫通し前記入出力
ピン間の配線が内部に設けられたプリント板と、クロッ
ク信号をそれぞれ出力するクロック分配用ＬＳＩチップ
が配置されこのクロック分配用ＬＳＩチップからの前記
クロック信号入力ピンまでの配線距離を等長になるよう
に各内部配線がなされこれらの内部配線と前記各クロッ
ク信号入力ピンとを前記プリント板の裏面で接続する複
数のクロックコネクタを有するクロック配線基板とを含
んで構成される。
造の構成は、配線基板裏面に格子状に配列した入出力ピ
ンを備え、この基板表面には複数個のＬＳＩチップを配
置し、これらＬＳＩチップのクロック信号入力端子に最
’１ｌｉｎの前記入出力ピンをクロック信号入力ピンと
してこれらを接続しこれらクロック信号入力ピン以外の
入出力ピンと前記各ＬＳＩチップの間を前記基板内部の
配線によ多接続したマルチチップパッケージと、前記マ
ルチチップパッケージの入出力ピンを貫通し前記入出力
ピン間の配線が内部に設けられたプリント板と、クロッ
ク信号をそれぞれ出力するクロック分配用ＬＳＩチップ
が配置されこのクロック分配用ＬＳＩチップからの前記
クロック信号入力ピンまでの配線距離を等長になるよう
に各内部配線がなされこれらの内部配線と前記各クロッ
ク信号入力ピンとを前記プリント板の裏面で接続する複
数のクロックコネクタを有するクロック配線基板とを含
んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明のマルチチップパッケージのクロックΣ
酪埠繞構造の一実施例の断面図である。
酪埠繞構造の一実施例の断面図である。
第１図において配線基板１は、その上に複数個のＬＳＩ
チップ４を接続搭載できる構造であり、その内部にＬＳ
Ｉチップ４の相互またはＬＳＩチップ４と人出力ピン５
とｔ相互接続するための信号配線６およびＬＳＩチップ
４のクロック入力端子Ｃとクロックピン７との間を相互
接朦するだめのクロック配線８とを含んでいる。
チップ４を接続搭載できる構造であり、その内部にＬＳ
Ｉチップ４の相互またはＬＳＩチップ４と人出力ピン５
とｔ相互接続するための信号配線６およびＬＳＩチップ
４のクロック入力端子Ｃとクロックピン７との間を相互
接朦するだめのクロック配線８とを含んでいる。
プリント板２は、前記配線基板１を支えるとともに前記
入出力ピン５の各々と電気的に接続する配線が内部にな
され他の配ａ基板１との間の相互接続および配線基板１
上のＬＳＩチップ４への電源の供給を行なう構造となっ
ている。クロック配線基板３は、プリント板２の裏面に
前記配線基板１に対向して配置しである。
入出力ピン５の各々と電気的に接続する配線が内部にな
され他の配ａ基板１との間の相互接続および配線基板１
上のＬＳＩチップ４への電源の供給を行なう構造となっ
ている。クロック配線基板３は、プリント板２の裏面に
前記配線基板１に対向して配置しである。
クロック配線基板３は、その上にクロック分配用ＬＳＩ
チップ９を搭載でき、゛また、その内部にクロック配線
１０がなされている。
チップ９を搭載でき、゛また、その内部にクロック配線
１０がなされている。
クロック配線基板３はクロックコネクタ１１により、プ
リント板２の裏面につき出したクロックピン７に接続し
取りつける。
リント板２の裏面につき出したクロックピン７に接続し
取りつける。
クロック配線基板３内のクロック配線は、クロック分配
用ＬＳＩチップ９とクロックコネクタ１１の各々が等長
になるようになされている。
用ＬＳＩチップ９とクロックコネクタ１１の各々が等長
になるようになされている。
また、配線基板１内においてクロック配線８は、クロッ
クピン８とＬＳＩチップ４のクロック端子Ｃを接続する
配線でクロックピン７の各々カラクロック入力端子Ｃの
各々への配線長を最短かつ等長となるようになされてい
る。
クピン８とＬＳＩチップ４のクロック端子Ｃを接続する
配線でクロックピン７の各々カラクロック入力端子Ｃの
各々への配線長を最短かつ等長となるようになされてい
る。
この結果、クロック分配用ＬＳＩチップ９からＬＳＩチ
ップ４の各々のクロック入力端子Ｃへの配線は最短かつ
等長となシ、各々のＬＳＩチップ４へのクロック信号の
分配の時間差を最小にして供給できることになる。
ップ４の各々のクロック入力端子Ｃへの配線は最短かつ
等長となシ、各々のＬＳＩチップ４へのクロック信号の
分配の時間差を最小にして供給できることになる。
次に、配線基板１においては、本発明の実施例の構造と
することによりクロツク分配用ＬＳＩチップを必要とし
ないばかシか、クロック分配用の等長配腺の収容の必要
性もなくなる。従って、全て論理回路用のり、９Ｉチツ
プを搭載することができるので、必要な論理回路チップ
の高密度実装が可能となる。
することによりクロツク分配用ＬＳＩチップを必要とし
ないばかシか、クロック分配用の等長配腺の収容の必要
性もなくなる。従って、全て論理回路用のり、９Ｉチツ
プを搭載することができるので、必要な論理回路チップ
の高密度実装が可能となる。
以上説明したように本発明は、マルチチップパッケージ
の配線基板１において、クロック入力用の専用のクロッ
クピン７を設け、しかも、配線基板１の内部において、
このクロックピン７の各々から各々のＬＳＩチップ４の
クロック入力端子Ｃまでの配線を最短、かつ、等長とす
ること−よりクロック信号分配の時間差の少ない高速の
クロック信号の分配を可能とし、かつ、マルチチップパ
ッケージにおいてクロック分配用ＬＳＩチップを外部に
追出すことにより、論理回路用ＬＳＩチップの搭載可能
個数を増やすことができ結果として高密度の論理回路実
装を実現できる効果がある。
の配線基板１において、クロック入力用の専用のクロッ
クピン７を設け、しかも、配線基板１の内部において、
このクロックピン７の各々から各々のＬＳＩチップ４の
クロック入力端子Ｃまでの配線を最短、かつ、等長とす
ること−よりクロック信号分配の時間差の少ない高速の
クロック信号の分配を可能とし、かつ、マルチチップパ
ッケージにおいてクロック分配用ＬＳＩチップを外部に
追出すことにより、論理回路用ＬＳＩチップの搭載可能
個数を増やすことができ結果として高密度の論理回路実
装を実現できる効果がある。
第１図は本発明のマルチチップパッケージのクロック回
ｓｂ４＆講造の一実施例の断面図、第２図は従来のマル
チチップパッケージの実施例の平面図でるる。 １・・・・・・配線基板、４・・・・・・ＬＳＩチップ
、Ｃ・・・・・・クロック入力端子、６・・・・・・信
号配！、７・・・・・・クロックピン１８°°゛°°゛
クロツク配線、９・・・・−・クロック分配用ＬＳＩチ
ップ、１１・・・・・・クロックコネクタ。 第１粗
ｓｂ４＆講造の一実施例の断面図、第２図は従来のマル
チチップパッケージの実施例の平面図でるる。 １・・・・・・配線基板、４・・・・・・ＬＳＩチップ
、Ｃ・・・・・・クロック入力端子、６・・・・・・信
号配！、７・・・・・・クロックピン１８°°゛°°゛
クロツク配線、９・・・・−・クロック分配用ＬＳＩチ
ップ、１１・・・・・・クロックコネクタ。 第１粗
Claims (1)
- 配線基板裏面に格子状に配列した入出力ピンを備え、こ
の基板表面には複数個のＬＳＩチップを配置し、これら
ＬＳＩチップのクロック信号入力端子に最寄りの前記入
出力ピンをクロック信号入力ピンとしてこれらを接続し
これらクロック信号入力ピン以外の入出力ピンと前記各
ＬＳＩチップの間を前記基板内部の配線により接続した
マルチチップパッケージと、前記マルチチップパッケー
ジの入出力ピンを貫通し前記入出力ピン間の配線が内部
に設けられたプリント板と、クロック信号をそれぞれ出
力するクロック分配用ＬＳＩチップが配置されこのクロ
ック分配用ＬＳＩチップからの前記クロック信号入力ピ
ンまでの配線距離を等長になるように各内部配線がなさ
れこれらの内部配線と前記各クロック信号入力ピンとを
前記プリント板の裏面で接続する複数のクロックコネク
タを有するクロック配線基板とを備えることを特徴とす
るマルチチップパッケージのクロック回路接続構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11676486A JPS62272560A (ja) | 1986-05-20 | 1986-05-20 | マルチチツプパツケ−ジのクロツク回路接続構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11676486A JPS62272560A (ja) | 1986-05-20 | 1986-05-20 | マルチチツプパツケ−ジのクロツク回路接続構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62272560A true JPS62272560A (ja) | 1987-11-26 |
| JPH0554696B2 JPH0554696B2 (ja) | 1993-08-13 |
Family
ID=14695155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11676486A Granted JPS62272560A (ja) | 1986-05-20 | 1986-05-20 | マルチチツプパツケ−ジのクロツク回路接続構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62272560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2715771A1 (fr) * | 1994-02-02 | 1995-08-04 | Matra Marconi Space France | Assemblage de microcircuits intégrés de type puce à protubérances. |
| EP0827203A3 (en) * | 1996-08-20 | 1998-04-15 | International Business Machines Corporation | Clock skew minimisation system and method for integrated circuits |
| JP2006066937A (ja) * | 2005-11-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1986
- 1986-05-20 JP JP11676486A patent/JPS62272560A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2715771A1 (fr) * | 1994-02-02 | 1995-08-04 | Matra Marconi Space France | Assemblage de microcircuits intégrés de type puce à protubérances. |
| EP0827203A3 (en) * | 1996-08-20 | 1998-04-15 | International Business Machines Corporation | Clock skew minimisation system and method for integrated circuits |
| US6040203A (en) * | 1996-08-20 | 2000-03-21 | International Business Machines Corporation | Clock skew minimization and method for integrated circuits |
| JP2006066937A (ja) * | 2005-11-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554696B2 (ja) | 1993-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5502621A (en) | Mirrored pin assignment for two sided multi-chip layout | |
| US6335867B1 (en) | Apparatus for interconnecting logic boards | |
| US5508938A (en) | Special interconnect layer employing offset trace layout for advanced multi-chip module packages | |
| US5296748A (en) | Clock distribution system | |
| EP0535479A1 (en) | Multichip integrated circuit packages and systems | |
| JPH01321511A (ja) | 工業用高速インテリジェントコントローラのための印刷回路ボード配置 | |
| US6416333B1 (en) | Extension boards and method of extending boards | |
| JPH06334104A (ja) | 等長等負荷バス配線 | |
| JPH05121548A (ja) | クロツク供給回路及びクロツク供給回路を有する集積回路 | |
| US4894708A (en) | LSI package having a multilayer ceramic substrate | |
| US20020033276A1 (en) | Inline and "Y" input-output bus topology | |
| US6662250B1 (en) | Optimized routing strategy for multiple synchronous bus groups | |
| JPS62272560A (ja) | マルチチツプパツケ−ジのクロツク回路接続構造 | |
| US6215192B1 (en) | Integrated circuit package and integrated circuit package control system | |
| US5622770A (en) | Printed circuit board design utilizing flexible interconnects for programmable logic components | |
| US6108228A (en) | Quad in-line memory module | |
| JPH0239101B2 (ja) | ||
| KR100208501B1 (ko) | 반도체장치 및 핀 배열 | |
| JPS6095940A (ja) | 多重路信号分配システム | |
| EP0624055B1 (en) | Power supply structure for multichip package | |
| US6118669A (en) | Routing topology for identical connector point layouts on primary and secondary sides of a substrate | |
| JP3166722B2 (ja) | 積層型半導体装置のスタック構造 | |
| JP2004318451A (ja) | 方向性結合素子を使用したメモリバスシステム | |
| JP2656263B2 (ja) | 半導体集積回路装置 | |
| JPH04267546A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |