KR100345530B1 - Two signal one power plane circuit board - Google Patents

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Abstract

본 발명에 따른 인쇄 회로 기판(printed circuit board) 또는 회로 카드(circuit card)를 형성하는 방법은 한 쌍의 노광 영상 형성 가능 유전층 사이에 삽입되어 파워 플레인(power plane)으로 사용되는 금속층을 제공한다. 노광 형성되고(photoformed) 금속으로 채워진 비아(via)와 노광 형성되고 도금된 스루홀(plated through hole)은 노광 패턴 형성 가능한 재료 내에 있고, 신호 회로(signal circuitry)는 각 유전 재료의 표면상에 형성되어 비아와 도금된 스루홀에 연결된다. 보더(border)는 한 유전층의 단부까지 연장되는 금속층을 포함하는 기판 또는 카드 주위를 둘러싸고 있다. 동박(copper foil)은 여유구(餘裕口, clearance hole)를 제공한다. 경화된 노광 영상 형성 가능한 유전 재료의 제1 및 제2 층은 구리의 대향면에 배치된다. 노광 영상 형성 가능한 재료의 제1 및 제2 층상에 패턴이 현상되어, 비아를 통해 금속층이 노출된다. 구리의 상기 여유구가 있는 곳에서는, 양 유전 층에서 홀이 패턴 형성된 곳에서 스루홀이 현상된다. 그런 다음, 노광 영상 형성 가능한 재료의 표면, 비아 및 스루홀은 구리 도금 공정에 의해 금속 피막 처리된다. 이것은 포토레지스트로 회로의 잔류 영역(remainder)을 보호하고 포토리소그래피 기술을 사용하여 실행하는 것이 좋다. 그런 다음, 금속 피막된 회로 기판이나 카드를 양 면상에 남기고 포토레지스트는 제거된다. 비아는 양면에서부터 가운데 구리층으로 연장되고, 도금된 스루홀은 두 개의 외부 회로화 구리층을 연결한다.The method of forming a printed circuit board or a circuit card according to the present invention provides a metal layer inserted between a pair of exposed imageable dielectric layers to be used as a power plane. Vias filled with photoformed metal and exposed through-plated through holes are in the exposure patternable material, and signal circuitry is formed on the surface of each dielectric material. To vias and plated through-holes. A border surrounds a substrate or card that includes a metal layer that extends to the end of one dielectric layer. Copper foils provide clearance holes. The first and second layers of cured exposure imageable dielectric material are disposed on opposite surfaces of copper. A pattern is developed on the first and second layers of the material capable of forming an exposed image to expose the metal layer through the vias. Where there is such a clearance of copper, through holes are developed where holes are patterned in both dielectric layers. Then, the surfaces, vias, and through holes of the exposure imageable material are metallized by a copper plating process. This is done by protecting the residual regions of the circuit with photoresist and using photolithography techniques. The photoresist is then removed leaving the metallized circuit board or card on both sides. Vias extend from both sides to the middle copper layer, and plated through holes connect the two outer circuitry copper layers.

Description

두 개의 신호 플레인과 한 개의 파워 플레인을 갖는 회로 기판 {TWO SIGNAL ONE POWER PLANE CIRCUIT BOARD}Circuit board with two signal planes and one power plane {TWO SIGNAL ONE POWER PLANE CIRCUIT BOARD}

본 발명은 일반적으로 회로 기판(circuit board) 또는 회로 카드(circuit card) 등의 형성에 관한 것으로, 더욱 상세하게는, 두 개의 신호 플레인(signal plane)과 한 개의 파워 플레인(power plane)(2S/1P)을 구비하는 회로 기판 또는 회로 카드의 형성에 관한 것이다. 상기 파워 플레인은 노광 패턴 형성 가능한 유전 재료(photopatternable dielectric material)로 이루어진 두 개의 층 사이에 삽입되고, 상기 두 개의 층 각각의 표면에 상기 신호 플레인의 회로층이 배치된다.FIELD OF THE INVENTION The present invention generally relates to the formation of circuit boards or circuit cards, and more particularly, two signal planes and one power plane (2S / And a circuit board having a 1P). The power plane is interposed between two layers of photopatternable dielectric material and a circuit layer of the signal plane is disposed on the surface of each of the two layers.

종래의 회로 기판 구조에서, 상기 회로 기판의 단면은 에폭시 함침 파이버글래스(epoxy impregnated fiberglass)인 FR4와 같은 광선에 의해 패턴 형성 불가능한 유전체(non-photopatternable dielectric)와 하나 이상의 구리층(copper layer)을 포함한다. 비아(via) 및 도금된 스루홀(plated through hole)은 상기 유전 재료에 기계적으로 또는 레이저로 구멍을 뚫어 형성된다. 이것은 정밀하고 연속적으로 구멍 형성되는 각 홀과 정밀한 정렬을 실행한 후 구멍을 형성하는 것이 요구된다. 또한, 몇몇 예에서는, 단부(edge)에서 파워 플레인이 노출되지 않도록 하기 위해 카드나 기판의 단부 주위에 아이솔레이션 보더(isolation border)를 형성해야 할 필요가 있다. 또한 아이솔레이션 보더는 동일한 플레인에서 독립된 전압 영역을 허용하기 위해 카드나 기판 내에 형성된다. 상기 아이솔레이션 보더는 구리를 식각하여 FR4 재료를 노출시켜 형성된다. 노출된 FR4 재료는 서로 접속되지 않게 설계된 두 구리의 인접 영역을 분리시킨다. 상기 아이솔레이션 보더는 또한 카드나 기판을 배치하면서 상기 단부 상에 노출되는 구리가 서로 접촉되지 않도록 기판 단부 주위에 사용된다. 기판 상에 부품 번호 등과 같은 텍스트(text)를 표시하는 데에도 동일한 기술이 사용된다.In a conventional circuit board structure, the cross-section of the circuit board includes a non-photopatternable dielectric and one or more copper layers, such as FR4, an epoxy impregnated fiberglass. do. Vias and plated through holes are formed by mechanically or laser drilling holes in the dielectric material. This is required to form a hole after performing a precise alignment with each hole which is formed precisely and continuously. In addition, in some instances, it is necessary to form an isolation border around the end of the card or substrate to prevent the power plane from being exposed at the edge. Isolation borders are also formed in the card or substrate to allow independent voltage ranges in the same plane. The isolation border is formed by etching copper to expose the FR4 material. The exposed FR4 material separates adjacent areas of two coppers which are not designed to be connected to each other. The isolation border is also used around the substrate ends such that copper exposed on the ends does not contact each other while placing the card or substrate. The same technique is used to display text, such as part numbers, on a substrate.

노광 영상 형성 가능한 재료(photoimageable material)가 금속 기판의 한면에 사용되지만, 금속 파워 플레인의 양면 상에 2S/1P 보드를 형성하기 위해 상기 노광 영상 형성 가능한 재료를 사용할 경우에는 많은 공정상의 어려움이 발생한다. 회로 트레이스(circuit trace)가 그 위에 형성되는 유전 재료와 같은 노광 영상 형성 가능한 유전 폴리머(photoimageable dielectric polymer)사이에 미리 형성된 금속 파워 플레인을 삽입하는 공정에서, 아이솔레이션 보더는 노광 패턴 형성이 불가능한 FR4를 이용하는 것과 같은 동일한 방식으로 형성될 수 없다. 구리가 식각된 다음에 동일한 공정이 사용되면, 각 부분을 상호 유지하기 위한 재료가 남아 있지 않으므로 패널의 각부분이 분리되어 문자 그대로 분해될 것이다.Although an exposure imageable material is used on one side of a metal substrate, many process difficulties arise when using the exposure imageable material to form a 2S / 1P board on both sides of a metal power plane. . In the process of inserting a preformed metal power plane between an exposed imageable dielectric polymer, such as a dielectric material on which a circuit trace is formed, the isolation border uses FR4, which cannot form an exposure pattern. It cannot be formed in the same way as it is. If the same process is used after the copper has been etched, each part of the panel will separate and literally decompose, since there is no material left to hold each part together.

본 발명의 목적은 노광 영상 형성 가능한 유전 재료로 이루어진 층이 파워를 형성하는 금속층의 대향하는 양면에 사용되고, 상기 층상에 회로 트레이스가 형성되며, 상기 층 내에 비아 및 도금된 스루홀이 형성되는 공정을 제공하는 것이다. 하나의 기술적인 특징은 패널이 분해되지 않고 아이솔레이션 보더가 상기 파워 플레인에 형성될 수 있다는 것이다.An object of the present invention is to provide a process in which a layer of dielectric material capable of forming an exposed image is used on opposite sides of a metal layer forming power, a circuit trace is formed on the layer, and vias and plated through holes are formed in the layer. To provide. One technical feature is that an isolation border can be formed in the power plane without disassembling the panel.

도 1은 공정 중 패널상에 형성된 복수의 카드 또는 기판을 도시하는 개략적인 평면도.1 is a schematic plan view showing a plurality of cards or substrates formed on a panel during a process;

도 2a 내지 도 2k는 회로 기판을 형성하는 많은 제조 단계를 도 1의 2A-2A선을 따라 도시하는 단면도.2A-2K are cross-sectional views along the lines 2A-2A of FIG. 1 showing many fabrication steps for forming a circuit board.

본 발명에 따르면, 인쇄 회로 기판 또는 회로 카드를 형성하는 방법이 제공되는데, 한 쌍의 노광 영상 형성 가능한 유전 층 사이에 삽입된 파워 플레인으로서 기능하는 금속층이 존재하고, 노광 형성된(photoformed) 금속으로 채워진 비아와 노광 형성되고 도금된 스루홀은 노광 패턴 형성 가능한 재료내에 형성되고, 신호 회로는 각 유전 재료의 표면상에 형성되어 비아와 도금된 스루홀에 접속된다. 일 실시예에서, 기판 또는 카드 주위에 보더를 갖고 있으며, 금속층은 상기 유전층의 내부의 하나의 유전층의 단부에서 이탈하여 그 단부를 구비하고 있다. 또한 보더는 동일한 플레인에 존재하는 각각의 전압을 분리하기 위해 카드 또는 보드 내에서 사용될 수도 있다. 본 발명에 따른 방법은 금속층, 바람직하게 동박(copper foil)층에 여유구(餘裕口, clearance hole)를 제공하는 단계를 포함한다. 경화된 노광 영상 형성 가능한 유전 재료의 제1 층은 상기 동박의 하나의 면상에 배치되고, 상기 유전 재료의 제2 층은 상기 동박의 다른 면상에 배치된다. 경화된 노광 영상 형성 가능한 유전 재료는 에폭시계 수지가 좋다.According to the present invention, there is provided a method of forming a printed circuit board or circuit card, wherein there is a metal layer functioning as a power plane interposed between a pair of exposed imageable dielectric layers and filled with a photoformed metal. Through-holes exposed and plated with vias are formed in the exposure patternable material, and a signal circuit is formed on the surface of each dielectric material and connected to the vias and plated through-holes. In one embodiment, the board has a border around the substrate or card, and the metal layer has an end that is distal from the end of one dielectric layer inside the dielectric layer. The border can also be used within a card or board to separate each voltage present on the same plane. The method according to the invention comprises the step of providing a clearance hole in the metal layer, preferably in a copper foil layer. A first layer of cured exposure image formable dielectric material is disposed on one side of the copper foil and a second layer of dielectric material is disposed on the other side of the copper foil. The curable exposure image-forming dielectric material is preferably an epoxy resin.

경화된 노광 영상 형성 가능한 유전 재료의 제1 및 제2 층 양자는 각 면상에서 미리 선택된 패턴으로 노광하여 패턴이 형성된다. (보더가 형성될 경우, 노광 영상 형성 가능한 재료의 제1 층은 보더 패턴을 포함하고, 노광 영상 형성 가능한 재료의 제2 층상의 패턴은 보더 패턴을 포함하지 않는다.) 비아를 통하여 금속층을 노출시키고, 보더의 경우에 현상된 패턴내의 보더에서 금속을 노출하도록 노광 영상 형성 가능한 재료로 이루어진 제1 및 제2 층상에 상기 패턴이 현상된다. 금속층의 여유구에서, 스루홀은 양 유전 층에 홀 패턴이 형성되는 곳에 현상된다. 그런 다음 각 노광 영상 형성 가능한 재료의 표면, 비아 및 스루홀은 포토리소그래피 기술을 사용하고 바람직하게는 부가적인 구리 도금 공정을 통해 금속 피막된다. 보더가 존재할 경우, 제1 층을 통하여 노출된 보더를 둘러싸는 금속이 식각되는 방법으로 금속층 단부를 지나 연장되는 노광 영상 형성 가능한 재료의 제2 층에 의해 정해진 단부를 구비하는 기판이 제공된다. 이 식각 공정은 포토 레지스트의 사용과 포토리소그래피 기술을 사용하여 회로의 잔류 영역(remainder)을 보호하면서 이루어지는 것이 좋다. 그런 포토리소그래피 기술이 사용될 경우, 포토레지스트는 그 후 제거되어, 양면상에 금속 피막 회로 기판 또는 카드는 남고, 비아는 양면에서부터 가운데 금속층으로 연장되고, 도금된 스루홀은 2개의 외부 회로 금속층을 연결하고, 보더를 형성할 경우에, 보더에서 금속이 제거되어 보더를 형성하고 보더는 현상되지 않고 남아있는 노광 패턴 형성 가능한 유전 재료중 하나에 의해 지지된다.Both the first and second layers of the cured exposure imageable dielectric material are exposed in a preselected pattern on each side to form a pattern. (When a border is formed, the first layer of the exposure image formable material includes a border pattern, and the pattern on the second layer of the exposure image formable material does not include a border pattern.) Exposing the metal layer through vias In the case of the border, the pattern is developed on the first and second layers made of a material capable of forming an exposure image to expose the metal in the border in the developed pattern. In the clearance of the metal layer, through holes are developed where hole patterns are formed in both dielectric layers. The surface, vias and through holes of each exposure imageable material are then metallized using photolithography techniques and preferably through additional copper plating processes. When a border is present, a substrate is provided having an end defined by a second layer of exposed imageable material extending beyond the metal layer end in such a way that the metal surrounding the border exposed through the first layer is etched. This etching process is preferably performed while protecting photoresist in the circuit using photoresist and photolithography techniques. If such photolithography technology is used, the photoresist is then removed, leaving a metallized circuit board or card on both sides, vias extending from both sides to the middle metal layer, and plated through holes connecting the two outer circuit metal layers. In the case of forming the border, the metal is removed from the border to form the border, and the border is supported by one of the exposed patternable dielectric materials remaining undeveloped.

도면을 참조하면, 도 1은 카드, 보드, 상기 카드 섹션 또는 보드 섹션을 전기적으로 분리시켜야 할 경우, 즉 형성되는 복수의 카드 또는 기판들 사이의 파워 플레인과 물리적으로 접속하지 않을 경우, 복수의 회로 카드 또는 회로 기판을 형성하기 위해 사용되는 패널의 개략적인 도면이다. 도 1에 도시된 바와 같이, 패널(10)은 상기 패널(10)상에 형성되고 도면 부호 (12)로 지정된 복수의 회로 카드를 구비하고, 상기 복수의 회로 카드(12)는 보더(14)에 의해 분리되고 있다. 보더(16)는 카드 내에서 전기적인 분리를 제공한다. 본 명세서에서 "카드"나 "회로 카드"의 용어는 칩캐리어로 사용되거나 칩은 물론 다른 구성 요소(component)를 탑재하기 위한 회로 기판으로 사용될 수 있는 회로 기판(circuitized substrate)을 가리키기 위해 사용된다. 카드(12)의 형성과 관련하여 도 2a 내지 도 2k에서 여러 단계가 도시되고 있다. 우선 처음에 파워 플레인을 형성하는 금속층이 있고, 여러 단계를 통해 파워 플레인을 형성하는 금속이 존재하지 않으며, 보더 주위에 갖고 있는 회로 카드 또는 회로 기판이 최종적으로 형성된다.Referring to the drawings, FIG. 1 illustrates a plurality of circuits when the card, the board, the card section or the board section need to be electrically disconnected, that is, when not physically connected to the power plane between the plurality of cards or substrates to be formed. A schematic diagram of a panel used to form a card or circuit board. As shown in FIG. 1, a panel 10 includes a plurality of circuit cards formed on the panel 10 and designated by reference numeral 12, the plurality of circuit cards 12 having a border 14. Separated by. The border 16 provides electrical separation within the card. The term "card" or "circuit card" is used herein to refer to a circuit board that can be used as a chip carrier or as a circuit board for mounting a chip as well as other components. . Several steps are shown in FIGS. 2A-2K with respect to the formation of the card 12. First there is a metal layer that initially forms the power plane, there are no metals that form the power plane through the various steps, and the circuit card or circuit board that is held around the border is finally formed.

도 2a를 참조하면, 양호한 일 실시예에서, 금속층(20)은 1온스 동박 형태의 구리이고, 다른 크기의 동박도 사용될 수 있는데, 예를 들면 1/2온스 동박이다. 그러나 1-온스의 동박은 파워 플레인용으로 통상적으로 사용되는 하나의 표준 재료(standard material)이다. 상기 금속층(20)은 약 17.8 미크론(micron) 내지 약 71.1 미크론의 두께가 좋다. 이후, 1P/2S 배치 즉, 한 개의 파워 플레인과 두 개의 신호 플레인을 구비하는 회로 카드의 형성에 대해서 기술된다.Referring to FIG. 2A, in one preferred embodiment, the metal layer 20 is copper in the form of a 1 oz copper foil, and other sizes of copper foil may be used, for example 1/2 oz copper foil. However, 1-ounce copper foil is one standard material commonly used for power planes. The metal layer 20 may have a thickness of about 17.8 microns to about 71.1 microns. The formation of a circuit card having a 1P / 2S arrangement, that is, one power plane and two signal planes will now be described.

많은 예에서, 하나의 유전 재료 층의 노출 표면상의 회로에서 다른 유전 재료 층의 노출 표면상의 회로까지 연장되어 있는 도금된 스루홀이 필요하다. 이러한 경우에, 도면 부호 (22)로 도시된 스루홀은 동박(20) 내에 형성된다. 상기 스루홀(22)은 기계적인 드릴 공정(mechanical drilling)이나 식각 공정(etching) 중 어느 하나로 형성될 수 있다. 식각을 위한 하나의 기술은 포토리소그래피 (photolithographic) 공정을 사용하는 것이다. 여기에서 각 홀의 위치는 구리의 양 표면상에 코팅되어 있는 포토레지스트에 패턴으로 형성되어 현상되며, 상기 홀은 제2 염화 구리(CuCl2)와 같은 식각제(etchant)에 의해 구리를 관통하여 식각된다. 그런 다음 포토레지스트는 제거된다. 이러한 공정은 매우 잘 알려진 종래 기술이다.In many instances, a plated through hole is needed that extends from circuitry on the exposed surface of one dielectric material layer to circuitry on the exposed surface of another dielectric material layer. In this case, the through hole shown by reference numeral 22 is formed in the copper foil 20. The through hole 22 may be formed by any one of mechanical drilling and etching. One technique for etching is to use a photolithographic process. Here, the position of each hole is developed by forming a pattern in a photoresist coated on both surfaces of copper, and the hole is etched through the copper by an etchant such as second copper chloride (CuCl 2 ). do. The photoresist is then removed. This process is a very well known prior art.

노광 영상 형성 가능한 유전 재료로 이루어진 제1 층(24)은 동박(20)의 하나의 면에 코팅되고, 노광 영상 형성 가능한 유전 재료 재료로 이루어진 제2 층(26)은 동박(20)의 대향 면에 코팅되며, 상기 유전 재료는 도면 부호 (28)로 도시된 바와 같이 스루홀(22)에 채워진다. 유전 재료로 이루어진 각 층의 두께는 50.8 미크론 내지 101.6 미크론 사이가 좋다. 특히 노광 영상 형성 가능한 유전 재료는 양도되어 본 명세서에 참조되고 본 명세서의 일부를 이루는 미국 특허 제5,026,624호(발명의 명칭: 노광 영상 형성용 조성물(composition for photoimaging))에 기술된 형태의 에폭시계 재료(epoxy-based material)가 유용하다. 도 2b에 도시된 바와 같이, 이 재료는 노광 형성되거나 노광 패턴 형성되며, 원하는 패턴을 드러내도록(reveal) 현상된 후 회로 기판을 형성하기 위해 구리 도금과 같은 금속 회로 트레이스(trace)가 상부에 형성될 수 있는 유전 기판을 제공하도록 경화된다. 상기 유전 재료는 상기 미국 특허 제5,026,624호에 기술된 바와 같이 코팅된 커튼(curtain)일 수도 있거나 요변성 재료(thixotrope)를 포함할 수 있으며, 미국 특허 제5,300,402호에 기술된 바와 같이 도포된 스크린(screen)일 수 있다. 또한 상기 재료는 건식 필름으로서 도포될 수 있다. 건식 필름(dry film)을 만드는 기술은 다음과 같다.The first layer 24 of the exposed imageable dielectric material is coated on one side of the copper foil 20, and the second layer 26 of the exposed imageable dielectric material material is the opposite side of the copper foil 20. Coated with the dielectric material is filled in the through hole 22 as shown by reference numeral 28. Each layer of dielectric material is preferably between 50.8 microns and 101.6 microns thick. In particular, an exposure imageable dielectric material is an epoxy-based material of the type described in U.S. Patent No. 5,026,624 (inventive name: composition for photoimaging) assigned to and incorporated herein by reference. (epoxy-based material) is useful. As shown in FIG. 2B, the material is either exposed or exposed patterned and then developed to reveal the desired pattern and then a metal circuit trace, such as copper plating, is formed thereon to form the circuit board. It is cured to provide a dielectric substrate that can be. The dielectric material may be a coated curtain as described in US Pat. No. 5,026,624 or may include thixotrope, and may be applied to a screen coated as described in US Pat. No. 5,300,402. screen). The material may also be applied as a dry film. Techniques for making dry films are as follows.

노광 영상 형성 가능한 유전 조성물은 약 86.5% 내지 89%까지의 고형 함유물(solids content)을 갖는 것으로 준비한다. 상기 고형분은 페녹시 수지(phenoxy resin)인 PKHC 약 27.44%; 테트라브로모비스페놀 A(tetrabromobisphenol A)인 Epirez 5183 41.16%; 8개의 반응기(octafunctional)를 갖는 에폭시 비스페놀 A 포름알데하이드 노볼락 수지(epoxy bisphenol A formaldehyde novolac resin)인 Epirez SU-8 22.88%; 광개시제(photoinitiator)인 UVE 4.85%; 에틸바이올렛 염료(ethylviolet dye) 0.07%; 불소화된 폴리에테르 비이온성 계면활성제(fluorinated polyether nonionic surfactant)인 3M사의 Fc 430 0.03%; 무정형 실리콘 디옥사이드(amorphous silicon dioxide)인 디거사(Degussa)사의 Aerosil 380 3.85%를 함유한다. 용매(solvent)는 전체 노광 영상 형성 가능한 유전 조성물의 약 11 내지 13.5%를 차지한다. 듀폰(Dupont)사에서 나온 폴리에스터 층(polyester layer)인 Mylar D라고 하는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)로 이루어진 36.1 미크론 두께의 세그먼트 상에 상기 노광 영상 형성 가능한 유전 조성물이 코팅된다. 노광 영상 형성가능한 유전 조성물은 건조되어 71.1 미크론 두께의 노광 영상 형성 가능한 유전막을 폴리에틸렌 테레프탈레이트의 막 위에 제공한다.The exposed imageable dielectric composition is prepared with a solids content of about 86.5% to 89%. The solid content is about 27.44% PKHC, a phenoxy resin; 41.16% Epirez 5183 which is tetrabromobisphenol A; 22.88% Epirez SU-8 which is an epoxy bisphenol A formaldehyde novolac resin having 8 reactors (octafunctional); 4.85% UVE as photoinitiator; 0.07% ethylviolet dye; 0.03% Fc 430 from 3M, a fluorinated polyether nonionic surfactant; Contains 3.85% of Aerosil 380 from Degussa, amorphous silicon dioxide. Solvents make up about 11-13.5% of the total exposure imageable dielectric composition. The exposed imageable dielectric composition is coated on a 36.1 micron thick segment of polyethylene terephthalate called Mylar D, a polyester layer from Dupont. The exposed imageable dielectric composition is dried to provide a 71.1 micron thick exposed imageable dielectric film over the film of polyethylene terephthalate.

상기 미국 특허 제5,026,624호 및 제5,300,402호에 기재된 바와 같이 도면 부호(24, 26)는 특정 재료로서 네거티브 반응(negative acting) 노광 유전 재료(photodielectric)이다. 그래서, 화학선 작용을 일으키는 방사선(actinic radiation)에, 본 명세서에서는 UV광에 노출되는 영역은 상기 재료가 현상액(developer)으로 현상될 경우 현상되지 않을 것이고(즉, 남아있을 것임), 노출되지 않은 영역은 제거, 즉 현상될 것이다. 현상 제거된 영역을 갖는 포토레지스트(24, 26)에 적용되어 유전 재료의 잔류 영역이 UV 광에 노출된다. 상기 재료를 현상하는 현상제(agent)는 프로필렌 탄산염(propylene carbonate)이 좋다. 도 2c에 도시된 바와 같이, 이것은 동박(20)의 표면까지 연장되는 개구(opening; 32)와, 아래에 보더를 형성하고 동박(20)을 노출시키는 포토레지스트(24)상에 형성되는 개구(34), 및 동박(20)내의 개구(34)보다 좀더 작은 직경(diameter)을 갖는 도금된 스루홀을 형성하는 개구(36)를 제공한다. 현상 후에, 남아있는 유전 재료(24, 26)에 UV 범프(UV bump)가 부여된 다음, 상기 미국 특허 제5,026,624호에 기술된 바와 같이 150℃ 내지 190℃ 온도에서 경화된다. 현상과 경화 과정은 상기 미국 특허 제5,026,624호에 상세하게 기술되어 있다. 상기 유전 재료는 전자 회로가 증착되거나 형성될 수 있는 베이스(base)를 형성하도록 아주 단단하게 경화될 수 있다. 그 다음에, 표면 전체를 기상 분무하여(vaporous blasting) 처리하고 기름기를 제거한 후(desmearing)(선택사항), 종래 기술에 공지된 바와 같이 무전해 구리 도금(electroless copper plating)을 위해 제공되도록 구리 도금용 시드(seed)층을 팔라듐(38)으로 제조하는 것이 좋다. 이러한 제조 단계는 도 2c에 도시된다.As described in US Pat. Nos. 5,026,624 and 5,300,402, reference numerals 24 and 26 are negative acting exposure dielectric materials as particular materials. Thus, in actinic radiation, the areas exposed to UV light in this specification will not be developed (i.e. will remain) when the material is developed with a developer. The area will be removed, i.e. developed. It is applied to photoresists 24 and 26 having the developed regions to expose the remaining regions of the dielectric material to UV light. The developer for developing the material is propylene carbonate. As shown in FIG. 2C, this is an opening 32 extending to the surface of the copper foil 20 and an opening formed on the photoresist 24 forming a border below and exposing the copper foil 20. 34, and an opening 36 forming a plated through hole having a diameter smaller than the opening 34 in the copper foil 20. After development, the remaining dielectric material 24, 26 is imparted with UV bumps and then cured at temperatures between 150 ° C and 190 ° C as described in US Pat. No. 5,026,624. Developing and curing processes are described in detail in US Pat. No. 5,026,624. The dielectric material can be hardened very hard to form a base from which electronic circuits can be deposited or formed. The entire surface is then subjected to vaporous blasting and desmearing (optional), followed by copper plating to provide for electroless copper plating as known in the art. It is preferable to make the seed layer for palladium 38. This manufacturing step is shown in Figure 2c.

제조물의 양면은 도 2d에 도시된 시점에서 포토레지스트(40)에 의해 코팅된다. 상기 포토레지스트(40)는 네거티브 반응 포토레지스트인 듀폰사의 Resiston T168이 좋다. 그런 다음 포토레지스트(40)에 의해 구리 도금되는 곳을 제외한 모든 곳이 노출되어 현상된다. 포토레지스트(40)는 이미 공지된 바와 같이 프로필렌 탄산염으로 현상되어, 구리 도금되는 지점의 포토레지스트(40)를 관통하여 개구(42)를 형성하는 것이 좋다. 개구는 회로 트레이스, 비아, 및 도금된 스루홀이 형성되는 유전 재료(24, 26) 위에 위치된다. 이러한 제조 단계는 도 2e에 도시된다.Both sides of the article are coated by photoresist 40 at the time point shown in FIG. 2D. The photoresist 40 is a Resiston T168 manufactured by DuPont, a negative reactive photoresist. Then, all the parts except for the copper plating by the photoresist 40 are exposed and developed. The photoresist 40 is preferably developed with propylene carbonate, as is already known, to form an opening 42 through the photoresist 40 at the point of copper plating. The openings are located above the dielectric material 24, 26 where circuit traces, vias, and plated through holes are formed. This manufacturing step is shown in FIG. 2E.

다음에, 유전 재료(24, 26)상에 회로 트레이스(44)를 형성하도록 도 2f에 도시된 바와 같이 포토레지스트(40)의 개구(42), 및 동박(20)과 도금된 스루홀(48)에 접속되며 유전 재료(24, 26)를 관통하여 연장하는 블라인드 비아(blind via; 46)를 통해 노출되는 영역 상에 공지된 기술에 따라 무전해(electrolessly) 구리 도금된다. 그 다음에 자주 요구되지 않지만 선택 사항으로 표면을 평탄화시킬 수 있다.Next, an opening 42 of the photoresist 40, and a through hole 48 plated with the copper foil 20, as shown in FIG. 2F, to form a circuit trace 44 on the dielectric material 24, 26. ) Is electrolessly copper plated according to known techniques on areas exposed through blind vias 46 that extend through the dielectric materials 24 and 26. Then, although not often required, you can optionally planarize the surface.

무전해 도금 다음에, 포토레지스트(40)는 도 2g에 도시된 바와 같이 고온(elevated temperature)에서 프로필렌 탄산염에 의해 제거되어 회로(44), 비아(46), 및 도금된 스루홀(48)을 제공한다. 또한 포토레지스트의 현상은 개구(34)에 있어서의 포토레지스트(24) 아래의 동박(20)이 된다. 동박(20)은 대향면에서는 포토레지스트(26)를 통하여 노출되지 않는다. 이 단계에서, 도금되지 않는 잔류 팔라듐 시드(38)는 제거되는데 시안화물(cyanide) 용기(bath)에서 제거되는 것이 좋다.Following electroless plating, photoresist 40 is removed by propylene carbonate at elevated temperature as shown in FIG. 2G to remove circuit 44, vias 46, and plated through holes 48. to provide. The development of the photoresist becomes the copper foil 20 under the photoresist 24 in the opening 34. The copper foil 20 is not exposed through the photoresist 26 on the opposite surface. In this step, the remaining unplated palladium seed 38 is removed but preferably removed from a cyanide bath.

팔라듐 시드를 제거한 후에, 포토레지스트(50)의 코팅이 도 2h에 도시된 부분의 양면에서 한번 더 행해진다. 상기 포토레지스트(50)는 맥더미드(Macdermid)사가 시판하는 네거티브 반응 MI 포토레지스트가 바람직하다. 노광 패턴 형성 가능한 재료(24)상의 포토레지스트(50)는 개구(34)를 제외한 모든 곳에서 노출되어 개구(34)와 연결되는 개구(52)를 제공하도록 현상된다. 이것은 탄산소다(sodium carbonate)를 사용하여 현상될 수 있고, 도 2i에 도시되어 있다.After removing the palladium seed, coating of the photoresist 50 is performed once more on both sides of the portion shown in FIG. 2H. The photoresist 50 is preferably a negative reactive MI photoresist sold by Macdermid. The photoresist 50 on the exposure pattern formable material 24 is developed to provide an opening 52 that is exposed anywhere in connection with the opening 34 except for the opening 34. This can be developed using sodium carbonate and is shown in FIG. 2I.

그런 다음 개구(34) 아래에 노출된 구리는 식각되는데 구리 염화물 용액(cupric chloride solution)을 사용하는 것이 바람직하며, 도 2j에 도시된 것과 같이 된다.The copper exposed under the opening 34 is then etched, preferably using a copper chloride solution, as shown in FIG. 2J.

그런 다음 포토레지스트(50)의 잔류 영역은 수산화나트륨(NaOH)으로 제거되어, 결과적으로 도 2k에 도시된 부분이 남는다. 도시된 바와 같이, 노광 패턴 형성 가능한 재료(26)의 외측 단부(outer edge)는 동박(20)을 지나 연장하고, 동박(20)은 노광 패턴 형성 가능한 재료(24)의 외측 단부까지만 연장된다. 그러므로, 도 1을 다시 참조하면, 보더가 상부의 노광 패턴 형성 가능한 재료(24)와 그 주위의 동박(20)에서 형성되어 있지만 패널 전체는 하부의 노광 패턴 형성 가능한 재료(26)에 의해 유지되므로 패널 전체(10)가 유지되고 있다.The remaining area of photoresist 50 is then removed with sodium hydroxide (NaOH), resulting in the portion shown in FIG. 2K. As shown, the outer edge of the exposure pattern formable material 26 extends beyond the copper foil 20, and the copper foil 20 extends only to the outer end of the exposure pattern formable material 24. Therefore, referring again to FIG. 1, the border is formed from the upper exposure pattern formable material 24 and the copper foil 20 around it, but the entire panel is held by the lower exposure pattern formable material 26. The whole panel 10 is hold | maintained.

보더가 필요하지 않으면, 즉 동박(20)이 하나의 유니트로 유지되고 기판의 단부까지 연장되는 경우, 보더를 형성하는 것과 관련하여 상기한 공정 단계는 생략될 수 있다. 그래서 개구(34)는 형성되지 않고, 도 2h 내지 도 2k에 도시된 단계가 불필요하기 때문에 노광 패턴 형성 동작과 도금 동작은 최종적인 제조물을 나타내는 도 2c 내지 도 2g에 도시된 것과 같이 이루어진다.If a border is not required, i.e., the copper foil 20 is held in one unit and extends to the end of the substrate, the above process steps in connection with forming the border can be omitted. Thus, since the opening 34 is not formed, and the steps shown in Figs. 2H to 2K are unnecessary, the exposure pattern forming operation and the plating operation are performed as shown in Figs. 2C to 2G showing the final product.

본 발명의 양호한 실시예가 기술되었다. 그러나 당업자라면 상기 실시예의 기술은 단지 예시에 불과하고 본 발명은 본 명세서에 기술되는 특정 실시예에 한정되지 않으며, 청구 범위에 청구된 바와 같은 본 발명의 본질을 벗어나지 않는 다양한 재구성, 변형, 및 대체(substitution)가 이루어질 수 있다는 것은 이해할 수 있을 것이다.Preferred embodiments of the invention have been described. However, those skilled in the art will appreciate that the description of the above embodiments is merely exemplary and that the present invention is not limited to the specific embodiments described herein and that various reconstructions, modifications, and substitutions do not depart from the spirit of the invention as claimed in the claims. It can be understood that substitution can be achieved.

상기와 같이 동작하는 본 발명의 효과는 금속층 상에 노광 영상 형성 가능한 유전 재료를 도포하여 회로 트레이스나 비아 및 스루홀 등을 형성할 수 있고, 패널 전체에 노광 패턴 형성 가능한 재료가 코팅되어 있으므로 파워 패널이 분해되지 않고 패널 전체가 하나의 기판으로 유지된다.The effect of the present invention operating as described above is to apply a dielectric material capable of forming an exposure image on the metal layer to form circuit traces, vias and through holes, and the like, and the entire panel is coated with a material capable of forming an exposure pattern, thereby power panels The entire panel is held on one substrate without being disassembled.

Claims (21)

두 개의 유전 층 사이에 삽입된 금속층을 가지며, 주위에 보더를 구비한 인쇄 회로 카드에서 상기 금속층은 상기 두 개의 유전체층 내의 하나의 유전체층의 단부로부터 이격된 단부를 가진 인쇄 회로 카드의 제조 방법에 있어서,In a printed circuit card manufacturing method of a printed circuit card having a metal layer inserted between two dielectric layers, wherein the metal layer has an end spaced from an end of one dielectric layer in the two dielectric layers. a) 대향하는 양면을 가진 금속층을 제공하는 단계와,a) providing a metal layer having opposing sides; b) 상기 금속층의 각 대향 양면에 경화 가능한 노광 영상 형성 유전 재료로 이루어진 제1 및 제2 층을 제공하는 단계와,b) providing first and second layers of curable exposure image forming dielectric material on each opposite side of the metal layer; c) 미리 선택된 패턴―상기 노광 영상 형성 가능한 재료의 상기 제1 층상의 패턴은 보더 패턴을 포함하고, 상기 노광 영상 형성 가능한 재료의 상기 제2 층상의 패턴은 보더 패턴을 포함하지 않는다―으로 경화 가능한 상기 노광 영상 형성 가능한 재료의 상기 제1 및 제2 층을 노광 패턴 형성하는(photopatterning) 단계와.c) a preselected pattern, wherein the pattern on the first layer of the exposure image formable material comprises a border pattern and the pattern on the second layer of the exposure image formable material does not include a border pattern Photopatterning the first and second layers of the exposure imageable material; d) 이후 상기 패턴의 비아 및 보더를 통해 상기 금속층 부분을 노출하도록 상기 노광 영상 형성 가능한 재료의 제1 및 제2 층 위에 상기 패턴을 현상하는 단계와.d) thereafter developing the pattern over the first and second layers of the imageable material to expose portions of the metal layer through vias and borders of the pattern. e) 이후 포토리소그래피 기술(photolithographic technique)로 상기 노광 영상 형성 가능한 재료의 제1 및 제2 층 상에 회로와 비아를 형성하도록 상기 제1 및 제2 층 각각을 금속 피막으로 하고, 상기 금속층의 단부를 지나 연장하는 상기 노광 영상 형성 가능한 재료의 제2 층에 의해 정해지는 단부를 구비하는 기판을 제공하도록 상기 제1 층을 관통하여 상기 보더에서 노출된 금속을 에칭하는 단계e) thereafter a photolithographic technique in which each of the first and second layers is a metal film to form circuits and vias on the first and second layers of the imageable material, the ends of the metal layer Etching the exposed metal in the border through the first layer to provide a substrate having an end defined by the second layer of exposed imageable material extending beyond the substrate. 를 포함하는 인쇄 회로 카드의 제조 방법.Method of manufacturing a printed circuit card comprising a. 제1항에 있어서, 상기 유전 재료로 이루어진 양층과 금속층을 관통하여 연장하는 홀이 노광 형성되는 단계와, 상기 홀에 금속을 증착하는 단계를 더 포함하는 것인 인쇄 회로 카드의 제조 방법.The method of claim 1, further comprising exposing a hole extending through both layers of the dielectric material and the metal layer, and depositing a metal in the hole. 제1항에 있어서, 상기 유전 재료 층 사이의 상기 금속층이 구리인 것인 인쇄 회로 카드의 제조 방법.The method of claim 1, wherein the metal layer between the dielectric material layers is copper. 제1항에 있어서, 상기 노광 영상 형성 가능한 재료가 에폭시계 수지(epoxy-based resin)인 것인 인쇄 회로 카드의 제조 방법.The method of manufacturing a printed circuit card according to claim 1, wherein the material capable of forming an exposure image is an epoxy-based resin. 제1항에 있어서, 상기 보더에 노출된 상기 금속이 상기 제1 및 제2 층의 금속 피막화 다음에 식각되는 것인 인쇄 회로 카드의 제조 방법.The method of claim 1, wherein the metal exposed to the border is etched after metallization of the first and second layers. 제3항에 있어서, 상기 제1 및 제2 층의 금속 피막은 구리의 무전해 도금(electroless plating)에 의해 이루어지는 것인 인쇄 회로 카드의 제조 방법.4. The method of manufacturing a printed circuit card according to claim 3, wherein the metal coatings of the first and second layers are made by electroless plating of copper. 제1항에 있어서, 상기 복수의 회로 기판이 한 패널상에 형성되는 것인 인쇄 회로 카드의 제조 방법.The method of manufacturing a printed circuit card according to claim 1, wherein the plurality of circuit boards are formed on one panel. 제1항에 있어서, 상기 노광 영상 형성 가능한 재료의 제1 및 제2 층은 건식 필름 재료(dry film material)로 도포되는 인쇄 회로 카드의 제조 방법.The method of claim 1, wherein the first and second layers of the exposure imageable material are coated with a dry film material. 제2항에 있어서, a) 상기 노광 영상 형성 가능한 재료의 제1 및 제2 층을 제공하기 전에 상기 금속층에 개구(opening)를 형성하는 단계와,The method of claim 2 further comprising: a) forming an opening in the metal layer prior to providing the first and second layers of the exposure imageable material; b) 상기 노광 영상 형성 가능한 재료로 상기 개구를 채우는 단계와,b) filling said opening with said exposure imageable material; c) 상기 금속층 개구를 관통하여 상기 노광 영상 형성 가능한 재료에 홀을 형성하는 단계와,c) forming a hole in the exposure image forming material through the metal layer opening; d) 상기 개구를 채우는 상기 노광 영상 형성 가능한 재료내의 상기 홀에 금속을 제공하는 단계d) providing metal to the hole in the exposure imageable material filling the opening 를 더 포함하는 것인 인쇄 회로 카드의 제조 방법.Method of manufacturing a printed circuit card further comprising. 한쌍의 유전층 사이에 삽입된 하나의 금속층을 포함하는 인쇄 회로 카드로서, 상기 한 쌍의 유전 층 각각은 경화된 노광 영상 형성 유전 재료로 형성되며, 외측 단부와, 상기 인쇄 회로를 에워싸는 보더-상기 보더는 하나의 유전체층의 단부로부터 이격된 소정 거리에서 끝나며 다른 유전체층의 단부와 인접하는 상기 금속층으로 구성된다-를 가지며,A printed circuit card comprising a metal layer interposed between a pair of dielectric layers, each of the pair of dielectric layers being formed of a cured exposed image forming dielectric material, the outer end and a border surrounding the printed circuit-the border Has a predetermined distance spaced from the end of one dielectric layer and consists of the metal layer adjacent to the end of the other dielectric layer, 상기 노광 영상 형성 가능한 재료의 제1 및 제2 층 위에서 회로를 형성하는 상기 제1 및 제2 층 각각 위에 있는 금속 피막층과,A metal coating layer over each of the first and second layers forming a circuit over the first and second layers of the exposure imageable material; 상기 회로에 연결되어 상기 금속층에서 끝나는 노광 영상 형성 가능한 재료의 상기 제1 및 제2 층에서 금속으로 채워진 블라인드 비아를 포함하는A blind via filled with metal in the first and second layers of exposed imageable material connected to the circuit and ending in the metal layer. 인쇄 회로 카드.Printed circuit card. 제10항에 있어서, 유전 재료의 각 층과 상기 금속층을 관통하여 연장하는 도금된 스루홀을 더포함하는 것인 인쇄 회로 카드.The printed circuit card of claim 10, further comprising a plated through hole extending through each layer of dielectric material and the metal layer. 제11항에 있어서, 상기 도금된 스루홀이 두 유전 재료 상의 회로에 전기적으로 연결되는 것인 인쇄 회로 카드.The printed circuit card of claim 11, wherein the plated through hole is electrically connected to a circuit on two dielectric materials. 제10항에 있어서, 복수의 회로 기판이 상기 한 유전 재료 층에 있는 보더에 의해 연결된 패널을 포함하는 것인 인쇄 회로 카드.The printed circuit card of claim 10, wherein the plurality of circuit boards comprises a panel connected by a border on the one layer of dielectric material. 제10항에 있어서, 상기 금속층이 구리인 것인 인쇄 회로 카드.The printed circuit card of claim 10, wherein the metal layer is copper. 제10항에 있어서, 상기 회로가 구리인 것인 인쇄 회로 카드.The printed circuit card of claim 10, wherein the circuit is copper. a) 대향면을 가진 금속층을 제공하는 단계와,a) providing a metal layer having opposing surfaces, b) 상기 금속층을 관통하는 적어도 하나의 개구를 형성하는 단계와,b) forming at least one opening through the metal layer; c) 상기 금속층의 양면에 노광 영상 형성 가능한 재료(photoimageable material)의 제1 및 제2 층을 제공하는 단계와,c) providing first and second layers of photoimageable material on both sides of the metal layer; d) 상기 노광 영상 형성 가능한 재료의 제1 및 제2 층 양자를 관통하여 연장하 개구 및 상기 금속층에 적어도 하나의 개구―상기 노광 영상 형성 가능한 재료층들의 개구는 상기 금속층의 개구보다 작은 크기를 가진다―를 형성하도록 상기 노광 영상 형성 가능한 재료의 상기 제1 및 제2 층을 노광 패턴 형성해서 현상하며, 상기 금속층까지 연장되는 적어도 하나의 노광 영상 형성 가능한 재료 층에 적어도 하나의 비아를 형성하고 노광 영상 형성 가능한 재료로 이루어진 상기 제1 및 제2 층 각각의 노출 표면에서 회로를 형성하고, 상기 노광 영상 형성 가능한 재료 내의 적어도 하나의 홀 및 상기 적어도 하나의 비아 내에 금속을 증착하는 단계d) a sub-opening extending through both the first and second layers of the exposure imageable material and at least one opening in the metal layer—the opening of the exposure imageable material layers has a smaller size than the opening of the metal layer. Exposing the first and second layers of the exposure imageable material to form an exposure pattern so as to form-and forming at least one via in at least one exposure imageable material layer extending to the metal layer; Forming a circuit at an exposed surface of each of the first and second layers of formable material and depositing metal in at least one hole and the at least one via in the exposed image formable material 를 포함하는 인쇄 회로 카드의 제조 방법.Method of manufacturing a printed circuit card comprising a. 제16항에 있어서, 상기 노광 영상 형성 가능한 재료는 건식 필름(dry film)으로서 증착되는 것인 인쇄 회로 카드의 제조 방법.The method of claim 16, wherein the exposed imageable material is deposited as a dry film. 제16항에 있어서, 상기 회로는 부가적인 도금 공정에 의해 형성되는 것인 인쇄 회로 카드의 제조 방법.17. The method of claim 16, wherein the circuit is formed by an additional plating process. 한 쌍의 유전 층―상기 유전 층은 경화된 노광 영상 형성 유전 재료로 형성된다.―사이에 삽입된 금속층A pair of dielectric layers, the dielectric layers being formed of a cured exposure image forming dielectric material. 을 포함하고,Including, 상기 노광 영상 형성 가능한 재료의 제1 및 제2 층 위에 회로를 형성하는 상기 제1 및 제2 층 각각 위의 금속 피막층과,A metal coating layer on each of the first and second layers for forming a circuit on the first and second layers of the exposure imageable material; 상기 회로 및 금속층에 연결된 노광 영상 형성 가능한 재료의 제1 및 제2 층 내의 비아와, 상기 금속층 및 노광 영상 형성 가능한 재료의 상기 제1 및 제2 층의 개구-상기 개구는 상기 금속층을 연결하지 않고 상기 제2 층상의 회로의 일부분과 상기 제1 층상의 회로의 적어도 일부분을 연결하도록 금속 피막된다-를 포함하는Vias in first and second layers of exposed image formable material connected to the circuit and metal layer, and openings of the first and second layers of metal layer and exposed image formable material—the openings do not connect the metal layer Metallized to connect a portion of the circuit on the second layer and at least a portion of the circuit on the first layer. 인쇄 회로 카드.Printed circuit card. 제19항에 있어서, 상기 유전 재료내의 상기 홀 및 상기 비아가 노광 형성(photoforming)되는 것인 인쇄 회로 카드.20. The printed circuit card of claim 19 wherein the holes and vias in the dielectric material are photoformed. 제1항 또는 제16항에 있어서, 상기 회로를 비아의 금속에 연결하는 단계를 더 포함하는 것인 인쇄 회로 카드의 제조 방법.17. The method of claim 1 or 16, further comprising connecting the circuit to a metal of the via.
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Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750405B1 (en) * 1995-06-07 2004-06-15 International Business Machines Corporation Two signal one power plane circuit board
US6711812B1 (en) * 1999-04-13 2004-03-30 Unicap Electronics Industrial Corporation Method of making metal core substrate printed circuit wiring board enabling thermally enhanced ball grid array (BGA) packages
EP2086299A1 (en) * 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
US6497943B1 (en) * 2000-02-14 2002-12-24 International Business Machines Corporation Surface metal balancing to reduce chip carrier flexing
US7334326B1 (en) 2001-06-19 2008-02-26 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded passive components
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US6459047B1 (en) 2001-09-05 2002-10-01 International Business Machines Corporation Laminate circuit structure and method of fabricating
US6831371B1 (en) * 2002-03-16 2004-12-14 Amkor Technology, Inc. Integrated circuit substrate having embedded wire conductors and method therefor
US6608757B1 (en) * 2002-03-18 2003-08-19 International Business Machines Corporation Method for making a printed wiring board
US7028400B1 (en) 2002-05-01 2006-04-18 Amkor Technology, Inc. Integrated circuit substrate having laser-exposed terminals
US20080043447A1 (en) * 2002-05-01 2008-02-21 Amkor Technology, Inc. Semiconductor package having laser-embedded terminals
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US6930257B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laminated laser-embedded circuit layers
US7399661B2 (en) * 2002-05-01 2008-07-15 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded back-side access conductors and vias
US7670962B2 (en) 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US7176383B2 (en) * 2003-12-22 2007-02-13 Endicott Interconnect Technologies, Inc. Printed circuit board with low cross-talk noise
JP4426526B2 (en) 2003-07-17 2010-03-03 ハネウエル・インターナシヨナル・インコーポレーテツド State-of-the-art planarization films for microelectronics applications and devices and methods for their manufacture
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US7145238B1 (en) 2004-05-05 2006-12-05 Amkor Technology, Inc. Semiconductor package and substrate having multi-level vias
US7157646B2 (en) * 2004-07-02 2007-01-02 Endicott Interconnect Technologies, Inc. Circuitized substrate with split conductive layer, method of making same, electrical assembly utilizing same, and information handling system utilizing same
US7157647B2 (en) * 2004-07-02 2007-01-02 Endicott Interconnect Technologies, Inc. Circuitized substrate with filled isolation border, method of making same, electrical assembly utilizing same, and information handling system utilizing same
US8826531B1 (en) 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
US7293355B2 (en) * 2005-04-21 2007-11-13 Endicott Interconnect Technologies, Inc. Apparatus and method for making circuitized substrates in a continuous manner
US7827682B2 (en) * 2005-04-21 2010-11-09 Endicott Interconnect Technologies, Inc. Apparatus for making circuitized substrates having photo-imageable dielectric layers in a continuous manner
US7627947B2 (en) * 2005-04-21 2009-12-08 Endicott Interconnect Technologies, Inc. Method for making a multilayered circuitized substrate
US7381587B2 (en) * 2006-01-04 2008-06-03 Endicott Interconnect Technologies, Inc. Method of making circuitized substrate
US7589398B1 (en) 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US7750250B1 (en) 2006-12-22 2010-07-06 Amkor Technology, Inc. Blind via capture pad structure
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
US8323771B1 (en) 2007-08-15 2012-12-04 Amkor Technology, Inc. Straight conductor blind via capture pad structure and fabrication method
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
US8623753B1 (en) 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
KR101669534B1 (en) * 2009-12-07 2016-10-26 해성디에스 주식회사 Circuit board with bumps and method of manufacturing the same
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8198551B2 (en) * 2010-05-18 2012-06-12 Endicott Interconnect Technologies, Inc. Power core for use in circuitized substrate and method of making same
US8618731B2 (en) * 2010-05-18 2013-12-31 General Electric Company Large-area flexible OLED light source
US8300423B1 (en) 2010-05-25 2012-10-30 Amkor Technology, Inc. Stackable treated via package and method
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8338229B1 (en) 2010-07-30 2012-12-25 Amkor Technology, Inc. Stackable plasma cleaned via package and method
US8717775B1 (en) 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
US8337657B1 (en) 2010-10-27 2012-12-25 Amkor Technology, Inc. Mechanical tape separation package and method
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US9748154B1 (en) 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US8535961B1 (en) 2010-12-09 2013-09-17 Amkor Technology, Inc. Light emitting diode (LED) package and method
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9013011B1 (en) 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
KR101140113B1 (en) 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 Semiconductor device
US8653674B1 (en) 2011-09-15 2014-02-18 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8633598B1 (en) 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9029962B1 (en) 2011-10-12 2015-05-12 Amkor Technology, Inc. Molded cavity substrate MEMS package fabrication method and structure
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (en) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 Semiconductor device and manufacturing method thereof
KR101488590B1 (en) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 Semiconductor device and manufacturing method thereof
US9661758B2 (en) 2013-08-19 2017-05-23 Sanmina Corporation Methods of segmented through hole formation using dual diameter through hole edge trimming
KR101607981B1 (en) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 Interposer and method for manufacturing the same, and semiconductor package using the same
US20160192488A1 (en) * 2014-12-30 2016-06-30 Samsung Electro-Mechanics Co., Ltd. Circuit board, multilayered substrate having the circuit board and method of manufacturing the circuit board
EP3226291B1 (en) 2016-04-01 2024-04-03 Nichia Corporation Method of manufacturing a light emitting element mounting base member, and light emitting element mounting base member
US10644210B2 (en) 2016-04-01 2020-05-05 Nichia Corporation Method of manufacturing light emitting element mounting base member, method of manufacturing light emitting device using the light emitting element mounting base member, light emitting element mounting base member, and light emitting device using the light emitting element mounting base member
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN107960004A (en) * 2016-10-14 2018-04-24 鹏鼎控股(深圳)股份有限公司 Scalable circuit board and preparation method thereof
CN111010797A (en) * 2018-10-08 2020-04-14 中兴通讯股份有限公司 Circuit board, equipment and via hole forming method

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830704A (en) 1988-01-29 1989-05-16 Rockwell International Corporation Method of manufacture of a wiring board
US4854038A (en) * 1988-03-16 1989-08-08 International Business Machines Corporation Modularized fabrication of high performance printed circuit boards
JP2790469B2 (en) 1988-11-24 1998-08-27 ウシオ電機株式会社 Film exposure equipment
US5300402A (en) 1988-12-30 1994-04-05 International Business Machines Corporation Composition for photo imaging
US5026624A (en) 1989-03-03 1991-06-25 International Business Machines Corporation Composition for photo imaging
US5191174A (en) * 1990-08-01 1993-03-02 International Business Machines Corporation High density circuit board and method of making same
US5298685A (en) * 1990-10-30 1994-03-29 International Business Machines Corporation Interconnection method and structure for organic circuit boards
US5229550A (en) * 1990-10-30 1993-07-20 International Business Machines Corporation Encapsulated circuitized power core alignment and lamination
US5146674A (en) 1991-07-01 1992-09-15 International Business Machines Corporation Manufacturing process of a high density substrate design
US5262280A (en) 1992-04-02 1993-11-16 Shipley Company Inc. Radiation sensitive compositions
US5334487A (en) 1992-07-23 1994-08-02 International Business Machines Corporation Method for forming a patterned layer on a substrate
US5298117A (en) 1993-07-19 1994-03-29 At&T Bell Laboratories Etching of copper-containing devices
US5448020A (en) * 1993-12-17 1995-09-05 Pendse; Rajendra D. System and method for forming a controlled impedance flex circuit
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
KR960028736A (en) * 1994-12-07 1996-07-22 오오가 노리오 Printed board
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US5774340A (en) * 1996-08-28 1998-06-30 International Business Machines Corporation Planar redistribution structure and printed wiring device
US5955704A (en) * 1996-11-21 1999-09-21 Dell U.S.A., L.P. Optimal PWA high density routing to minimize EMI substrate coupling in a computer system
US5930119A (en) * 1998-02-26 1999-07-27 Arizona Digital, Inc. Backplane having reduced LC product

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