KR100342306B1 - 트랜지스터 및 이의 형성 방법 - Google Patents

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Abstract

미세한 사이즈를 갖는 트랜지스터 및 이의 형성 방법이 개시되어 있다. 상기 트랜지스터는 기판의 상부에 형성되며 상단부의 폭이 하단부의 폭보다 넓은 구조의 게이트 전극, 상기 게이트 전극의 상단부로부터 하단부에 이르는 측벽상에 형성된 스페이서 및 상기 기판의 상부에 형성된 낮은 농도의 불순물을 주입하여 형성된 제1 불순물 주입 영역과 상기 제1 영역보다 높은 농도를 갖는 불순물을 주입하여 형성되고 상기 제1 영역 보다 더 좁고 깊은 영역에 형성된 제2 불순물 주입 영역을 포함한다. 극히 미세한 사이즈의 트랜지스터를 용이하게 제조할 수 있다.

Description

트랜지스터 및 이의 형성 방법 {Transistor And Method For Manufacturing The Same}
본 발명은 트랜지스터 및 이의 형성 방법에 관한 것으로서, 상세하게는 게이트 전극의 상단부의 면적을 증가시킴으로써 안정적인 전극 사이즈를 확보할 수 있어서 제반 특성이 향상된 트랜지스터 및 이의 용이한 형성 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치의 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되어 왔다.
반도체 장치 중에서 디램(DRAM) 소자를 예로 들면 16 메가비트 디램(16 Mega bit DRAM) 및 64 메가비트 디램의 양산이 이루어져 왔고, 최근에는 256 메가비트 디램의 양산화가 진행되고 있으며, 이에 더하여 기가 비트 디램(Giga bit DRAM)으로 고집적화에 대한 양산 연구가 진행되고 있다.
이에 따라 반도체 장치의 제조에 이용되는 막 형성을 위한 가공 기술에 대한 요구도 점점 엄격해지고 있다. 이는 절연막 또는 도전막 등을 포함하는 여러 가지 막들을 다층 구조로 형성하고, 0.15㎛ 이하 디자인룰(design rule)의 미세 패턴을 갖는 구조 등으로 형성하기 때문이다.
또한 CPU(α-chip) 제품이나 SRAM 제품의 경우에 있어서 가장 중요한 특성중의 하나는 제품의 속도 증가(speed-up) 이며 이와 같은 빠른 속도를 구현하기 위해서는 트랜지스터의 게이트 사이즈를 줄이는 것이 중요한 요인이다. 그러나 포토리소그라피법을 이용한 패터닝 방법에 의해서 100nm 이하의 사이즈를 구현하기는 현 수준으로는 어려운 상황이다. 이에 따라 현재는 SiON 하드 마스크를 이용하여 게이트 사이즈를 줄이는 방법을 사용하고 있다.
도 1a 내지 1h에는 종래의 방법에 따라 SiON 하드 마스크를 이용한 트랜지스터의 형성 방법을 개략적으로 나타내었다.
먼저, 도 1a를 참고로 하면, 반도체 기판(100) 상에 약 100∼150Å 두께의 게이트 옥사이드막(110)을 형성한다. 이의 상부에 폴리실리콘을 약 2500Å 두께로 도포하여 폴리실리콘막(120)을 형성하고 SiON을 약 800Å 두께로 도포하여 반사방지막(ARL; anti-reflective layer)(130)을 형성한다. 반사방지막은 하부막의 반사도가 높거나, 하부막의 단차가 심한 경우, 또한 패턴 선폭이 매우 작은 경우에 적용하게 된다. 반사방지막(130)의 상부에 포토레지스트를 도포하고 이를 포토리소그라피법에 의해 패터닝함으로써 포토레지스트 패턴(142)을 형성한다.
도 1b를 참고로 하면, O2를 이용한 건식 식각 공정을 수행함으로써 포토레지스트 패턴(142)에 비하여 사이즈가 감소된 제2의 포토레지스트 패턴(144) 및 이에 대응되는 SiON 패턴(132)을 형성하도록 한다. 포토레지스트는 주로 탄소와 수소 성분으로 이루어져 있기 때문에 CO2, CO, H2O 등을 형성함으로써 산소에 의해 용이하게 식각이 된다.
도 1c를 참고로 하면, 포토레지스트 패턴(144)을 스트립에 의해 제거하고 SiON 패턴(132)으로 이루어진 하드 마스크를 형성하도록 한다. 하드 마스크는 포토레지스트 패턴이 아닌 식각 마스크로서 포토레지스트 패턴에 비해 높은 식각 선택비를 갖는다.
도 1d를 참고로 하면, SiON 하드 마스크(132)를 이용하여 하부의 폴리실리콘막(120)을 식각하여 폴리실리콘 패턴(122)을 얻도록 한다. 폴리실리콘의 식각을 위해서는 사염화탄소와 아르곤 가스의 혼합물, 사불화탄소와 산소의 혼합 가스, CF3Cl 가스, 불화 탄소계 화합물과 염소 가스의 혼합물 등이 사용된다.
도 1e를 참고로 하면, SiON 하드 마스크(132)를 제거한 후 얻어지는 게이트 전극(122)을 이용하여 낮은 농도의 불순물을 주입함으로써 낮은 농도의 불순물 영역(LDD; lightly doped drain)(102a)을 형성하도록 한다.
도 1f를 참고로 하면, SiN을 증착하고 기판상의 활성 영역이 나타날 때까지 에치백 공정을 수행하여 산화막 패턴(122)의 측벽에 SiN 스페이서(150)를 형성하도록 한다. SiN 스페이서(150)를 마스크로 하여 고농도의 불순물을 주입함으로써 고농도의 불순물 영역(HDD; heavily doped drain)(102b)을 형성하도록 한다.
도 1g를 참고로 하면, 이후 스페이서(150)가 형성된 게이트 전극의 전면에 Co를 증착하여 Co 막(160)을 형성하도록 한다.
도 1h를 참고로 하면, 약 700∼900℃의 온도 범위에서 열처리함으로써 규소 원소가 포함된 막의 상부에 증착된 Co가 하부막의 규소 원소와 반응하여 CoSix 화합물을 형성하도록 한다. 즉, SiN 스페이서가 형성된 영역을 제외한 산화막 패턴의 상부 및 기판의 상부에 각각 CoSix 막(124, 114)을 형성하여실리사이데이션(silicidation) 공정을 완료하도록 한다.
살리시데이션(salicidation; self aligned silicide) 공정은 소망하는 영역에 선택적으로 실리사이드를 형성하는 공정으로서 Ti, Ni, Co와 같은 금속 물질을 증착한 후 열처리하면, 하지막에 실리콘 원소가 존재하는 경우 Ti-실리사이드, Ni-실리사이드 또는 Co-실리사이드를 형성하도록 하는 공정이다. 이는 이후 형성되는 절연층의 패터닝에 의해서 형성되는 콘택홀에 의해 용이하게 노출되며(self aligned property), 이후 금속층을 증착하면 이를 통하여 실리콘 원소를 함유하는 하지막과 용이하게 접촉될 수 있다. 따라서, 특히 미세한 패턴 선폭을 갖는 소자의 제조시에 상기 살리시데이션 공정을 많이 적용하게 된다.
상술한 방법에 의하면 약 0.10㎛ 정도의 폭을 갖는 게이트 전극을 형성할 수 있게 된다.
그런데, O2를 사용하여 포토레지스트 패턴을 도 1b에 나타난 것처럼 식각하면 실제로는 패턴의 사이즈에 따라서 균일한 식각이 이루어지기 어렵다는 문제가 있다. 이에 따라 선폭이 균일하지 못하고 패턴의 프로파일이 양호하지 못한 문제가 발생된다.
또한 통상적으로, 0.13㎛ 이하의 사이즈를 갖는 게이트 전극을 형성하는 경우 상기한 방법에서와 같이 게이트 전극의 측벽에 스페이서를 형성하고 실리사이데이션 공정을 수행함으로써 게이트 전극의 저항을 낮추는 방식으로 트랜지스터를 형성하게 되는데, 이 때, 게이트 전극을 형성하는 폴리실리콘과 스페이서를 형성하는SiN 화합물은 서로 반대 방향으로 작용하는 압축 응력(compressive stress) 및 인장 응력(tensile stress)을 갖게 된다. 이에 따라 게이트 전극의 상면에 형성된 금속의 규화물은 측벽에 형성된 SiN 스페이서가 반대 방향으로 끌어당기는 힘을 받게 되어 미세한 선폭의 금속의 규화물로 형성된 패턴이 끊어지는 불량이 발생하게 된다는 문제가 있다.
미국 특허 제5,734,185호에서는 안정적이고 미세한 게이트 전극의 형성 방법과 게이트 전극의 상부의 가로 길이가 하부의 채널 영역에 접한 길이보다 긴 구조를 갖는 트랜지스터를 개시하고 있다. 상기 특허에는 트랜지스터의 형성을 위한 포토리소그라피 공정의 수가 감소되어 마스크의 수를 줄일 수 있고 소오스-드레인 커패시턴스가 감소되어 회로의 동작률을 향상시킬 수 있는 것으로 기재되어 있다. 그러나 트랜지스터의 형성을 위한 공정 자체가 복잡하고 채널의 형성이 용이하지 않은 것으로 이해된다.
본 발명에서는 상기한 바와 같은 종래 기술의 문제점을 감안하여 게이트 전극의 상부의 길이가 하부의 길이 보다 긴 구조를 가짐으로써 미세한 선폭을 가지면서도 안정적인 트랜지스터를 제공하고자 한다.
본 발명의 다른 목적은 상기한 트랜지스터를 한 번의 포토리소그라피 공정을 사용하기 때문에 마스크의 수를 크게 줄임으로써 비용과 공정 시간을 감소시킴으로써 용이하게 형성할 수 있는 방법을 제공하는 것이다.
도 1a 내지 1h는 종래의 방법에 따른 트랜지스터의 형성 방법을 개략적으로 나타낸 공정 단면도들이다.
도 2는 본 발명의 일실시예에 따른 트랜지스터에 대한 단면도이다.
도 3a 내지 3i는 도 2에 나타난 본 발명의 일실시예에 따른 트랜지스터의 제1 형성 방법을 개략적으로 나타낸 공정 단면도들이다.
도 4a 내지 4g는 도 2에 나타난 본 발명의 일실시예에 따른 트랜지스터의 제2 형성 방법을 개략적으로 나타낸 공정 단면도들이다.
도 5a 및 5c는 본 발명의 다른 실시예에 따른 트랜지스터의 형성 방법을 개략적으로 나타낸 공정 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200: 반도체 기판 122, 252: 게이트 전극
142, 144, 242: 포토레지스트 패턴
150, 260: 스페이서 114, 124, 216, 252: 금속의 규화물
상기한 본 발명의 목적을 달성하기 위하여 본 발명에서는
기판;
상기 기판의 상부에 형성되며 상단부의 폭이 하단부의 폭보다 넓은 구조의 게이트 전극;
상기 게이트 전극의 상단부로부터 하단부에 이르는 측벽상에 형성된 스페이서; 및
상기 기판의 상부에 형성된 낮은 농도의 제1 불순물 주입 영역과 상기 제1 영역보다 높은 농도를 가지며 더 좁고 깊은 영역에 형성된 제2 불순물 주입 영역을 포함하는 트랜지스터를 제공한다.
특히 상기 게이트 전극의 상단부의 폭과 하단부의 폭의 비가 1.3∼2.5 : 1 이며, 상기 하단부의 폭은 0.13㎛ 이하이고, 게이트 전극의 높이는 1500∼2500Å인 것이 바람직하다.
더욱 바람직하게, 상기 게이트 전극의 상부 및 기판의 상부에는 금속의 규화물이 형성된다.
상기한 본 발명의 다른 목적은
기판의 상부에 상단부의 폭이 하단부의 폭보다 넓은 구조의 게이트 전극을 형성하는 단계;
상기 게이트 전극을 마스크로 하여 낮은 농도의 제1 불순물을 주입하여 제1 불순물 주입 영역을 형성하는 단계;
상기 게이트 전극의 상단부로부터 하단부에 이르는 측벽상에 질화물의 스페이서를 형성하는 단계; 및
상기 스페이서를 마스크로 하여 상기 제1 불순물 보다 높은 농도의 제2 불순물을 주입하여 제2 불순물 주입 영역을 형성하는 단계를 포함하는 트랜지스터의 형성 방법에 의해 달성된다.
상기 게이트 전극은
기판상에 질화막, 산화막 및 포토레지스트 패턴을 차례로 형성하는 단계;
상기 포토레지스트 패턴을 마스크로 하여 상기 산화막을 식각하여 산화막 패턴을 형성하는 단계;
상기 산화막 패턴의 측벽에 희생 스페이서를 형성하는 단계;
노출된 질화막을 제거하는 단계;
노출된 기판상에 열산화막을 형성하는 단계;
상기 기판의 전면에 폴리실리콘을 증착하여 폴리실리콘층을 형성하는 단계;
상기 폴리실리콘층을 평탄화하는 단계; 및
상기 희생 스페이서 및 상기 산화막을 제거하는 단계를 수행하여 형성될 수 있다.
또한, 상기 희생 스페이서는 상기 산화막과 동일한 성분을 증착한 후 상기 질화막이 노출될 때까지 에치백 공정을 수행하여 형성될 수 있다.
상기 평탄화 단계가 CMP(chemical mechanical polishing) 공정을 수행하여 이루어질 수 있는데, 이 경우, 상기 산화막의 상부에 제2 질화막을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 제2 질화막을 식각하여 질화막 패턴을 형성하는 공정을 더 수행하여, 상기 질화막 패턴을 식각 저지층으로 하여 수행하도록 할 수 있다.
다르게는, 상기 평탄화 단계가 상기 폴리실리콘을 소정의 두께만큼 에치백하는 것으로 수행될 수도 있다.
더욱 바람직하게, 상기 제2 불순물을 주입한 후 상기 기판의 전면에 Co, Ti 및 Ni 로 이루어진 군에서 선택된 적어도 하나의 금속을 도포하고 열처리하여 게이트 전극의 상부 및 기판의 상부에 금속의 실리사이드 화합물을 형성하도록 한다.
본 발명에서는 상단부의 길이가 하단부의 길이 보다 긴 게이트 전극을 갖는 트랜지스터를 용이한 방법으로 제조함으로써 소자의 선폭은 미세하게 형성하면서도 안정성도 확보할 수 있도록 한 것이다.
이하, 본 발명을 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 2에는 본 발명의 일 실시예에 따른 트랜지스터의 단면도를 나타내었다.
기판(200)상에는 열산화막인 게이트 산화막(214)과 질화막인 SiN막 패턴(216)이 형성되어 있고 상기 게이트 산화막(214)의 상부에는 게이트 전극(252)이 형성되어 있다. 또한 상기 게이트 전극(252)의 측벽, SiN막 패턴(216)의 상부에는 게이트 전극(252)의 상단부로부터 하단부까지 SiN 스페이서(260)가 형성되어 있다. 상기 게이트 전극(252)은 상단부의 폭이 하단부의 폭보다 넓게 형성되어 있다. 바람직하게, 상단부의 폭과 하단부의 폭의 비는 1.3∼2.5 : 1 이 되도록 형성하며, 이러한 형상의 게이트 전극은 상기 하단부의 폭이 0.13㎛ 이하로서 미세한 전극의 형성을 위한 경우에 바람직하게 적용될 수 있다. 또한 상기 게이트 전극의 높이는1500∼2500Å인 것이 적절하다.
규소를 포함하는 막질의 상부, 즉, 게이트 전극(252)의 상부와 기판상에는 금속의 규화물(254, 216)이 형성되어 있다. 또한 기판(200)의 상부 영역, 게이트 전극(252)의 좌우에는 낮은 농도의 불순물 영역(202a) 및 높은 농도의 불순물 영역(202b)으로 이루어진 불순물 주입 영역(202)이 형성되어 있다.
도 3a 내지 3i에는 도 2에 나타난 본 발명의 일실시예에 따른 트랜지스터의 형성 방법을 개략적으로 나타내었다.
도 3a를 참고로 하면, 기판(200) 상에 SiN과 같은 질화물, 규소의 산화물, HTO, Al2O3과 같은 산화물, 바람직하게는 SiO2및 SiN, SiON과 같은 질화물, 바람직하게는 SiN을 차례로 증착하여 제1 질화막, 산화막 및 제2 질화막을 형성하도록 한다. 바람직하게는 50∼200Å 두께의 제1 SiN막(210), 1000∼4000Å 두께의 SiO2막(220) 및 300∼1500Å 두께의 제2 SiN막(230)을 형성하도록 한다. 제2 SiN막(230)의 상부에 포토레지스트를 도포하고 포토리소그라피법에 의해 소정의 형상을 갖는 포토레지스트 패턴(242)을 형성하도록 한다.
도 3b를 참고로 하면, 포토레지스트 패턴(242)을 마스크로 하여 제2 SiN막(230) 및 SiO2막(220)을 식각 하여 SiN 패턴(232) 및 SiO2패턴(222)을 형성하도록 한다. 이 때, 제1 SiN막(210)은 식각 되지 않아야 하므로 C4F8/Ar/CO 화합물과 같은 식각 가스를 사용하여 건식 식각을 수행하되, SiO 2 에 대한 SiN의 식각 선택비가 30 : 1 ∼5 : 1 이 되도록 하여 식각을 수행하도록 한다.
도 3c를 참고로 하면, 먼저 포토레지스트 패턴(242)을 스트립하여 제거하도록 한다. 이후 제1 질화막(210) 및 제2 질화막 패턴(232) 상에 SiO2를 약 2500Å 두께로 증착하여 도 3b에서 식각에 의해 형성된 SiO2패턴(222)의 상부에 이와 동일한 성분으로 형성되는 제2의 SiO2패턴(223)을 형성하도록 한다.
도 3d를 참고로 하면, 제1 질화막(210) 및 제2 질화막 패턴(232)이 노출될 때까지 제2 SiO2패턴(223)에 대한 에치백 공정을 수행하여 도 3b 에서 식각에 의해 형성된 SiO2패턴(222)의 측벽에 이와 동일한 성분으로 이루어지며 소정의 두께를 갖는 희생 스페이서(223a)를 형성하도록 한다. 이 때, 스페이서의 두께를 조절하는 것에 의해 게이트 전극의 폭 조절이 가능하므로, 도 3c 단계에서 산화물의 증착량과 에치백 양의 정도를 조절하는 것에 의해 원하는 사이즈의 트랜지스터를 형성할 수 있게 된다.
이후 나이트라이드와 인산을 이용하여 노출된 제1 SiN막을 제거한다. 이 때, 제2 SiN막 패턴(232)도 어느 정도 제거되지만 이는 제1 SiN막에 비해 상대적으로 매우 두껍기 때문에 상단부의 일부만 제거되고 대부분은 남게 된다.
도 3e를 참고로 하면, 먼저 노출된 기판상에 열산화법으로 얇은 게이트 산화막(214)을 형성하고 기판의 전면에 폴리실리콘을 도포하도록 한다. 도포된 폴리실리콘은 제2 SiN막(232)을 식각저지층으로 하는 CMP 공정에 의해 평탄화함으로써 게이트 전극(252)의 기본적인 구조로 형성하도록 한다.
도 3f를 참고로 하면, 제2 SiN막 패턴(232), SiO2막 패턴(222) 및 희생 스페이서(223a)를 습식 식각에 의해 제거하여 상단부의 폭이 하단부의 폭보다 넓은 게이트 전극(252)을 제조하도록 한다. SiN 막질은 인산(H3PO4)을 사용한 스트립 공정을 수행하여 제거하는데, SiN과 SiO2에 대한 식각선택비가 100:1 정도가 되도록 한다. SiO2막질은 SiO2와 폴리실리콘에 대한 식각선택비가 50:1 정도의 고선택비인 조건으로 습식 식각하여 제거하도록 한다. 식각액으로는 불화암모늄(NH4F) 및 불화수소(HF)의 혼합물인 LAL, BOE(bufferd oxide etchant) 등이 바람직하게 사용될 수 있다.
상술한 공정에 따라 제조된 게이트 전극을 마스크로 하여 낮은 농도의 불순물 주입 공정을 수행하면 낮은 농도의 불순물 영역(202a)이 형성된다. 이 때, 이온 주입 각도는 도 3f에 나타난 바와 같이 기판에 대하여 수직인 방향으로 설정하거나 설비나 공정의 편의에 따라 임의의 각도를 갖도록 설정하여 수행할 수 있다.
도 3g를 참고로 하면, 낮은 농도의 불순물 영역(202a)을 형성한 후, SiN을 증착하고 기판상의 활성 영역이 노출될 때까지 에치백 공정을 수행하여 게이트 전극(252)의 측벽, 상단부로부터 하단부에 이르는 스페이서(260)를 형성하도록 한다. 스페이서(260)는 게이트 전극(252)의 형상에 따라 도시된 바와 같은 굴곡을 갖는 형태로 제조될 것이다. 이후 스페이서(260)를 마스크로 하여 고농도의 불순물을 주입하여 고농도 불순물 주입 영역(202b)을 형성하도록 한다. 이 때도 스페이서(260)가 마스크의 역할을 하기 때문에 도면에 나타난 바와 같이 기판에 대하여 수직인 방향으로 이온 주입 공정을 수행할 수도 있고, 이온 주입 각도를 별도로 한정할 필요 없이 설비나 공정의 편의에 따라 임의의 각도로 수행할 수 있다.
도 3h를 참고로 하면, 먼저 기판상에 형성되어 노출된 SiN 패턴(212)을 제거하도록 한다. 이는 인산 용액으로 습식 식각 하는 것으로 수행할 수 있다. 습식 식각의 수행에 의해 스페이서의 SiN 막질도 어느 정도 식각이 되지만 기판상의 SiN막 패턴(212)에 비해 상대적으로 매우 두껍기 때문에 일부만 제거되고 대부분은 남게 된다
도 3i를 참고로 하면, 게이트 전극(252)과 기판(200) 상에 코발트와 같은 금속을 도포하여 금속층(270)을 형성하도록 한다. 이후 700∼900℃의 온도 범위에서 열처리 공정을 수행하여 하부막에 규소 원소가 포함된 부분의 금속을 규화물로 형성하도록 한다. 이러한 열처리를 통하여 CoSix, 바람직하게는 CoSi2화합물층(254, 216)이 형성되고 도 2에 나타난 바와 같은 트랜지스터를 형성하게 된다.
트랜지스터나 콘택 부위를 저저항화시켜서 제품의 속도를 향상시키기 위해 적용되는 살리시데이션 공정에 대하여 좀 더 상세히 설명하기로 한다. 살리시데이션 공정은 통상적으로 트랜지스터가 형성된 기판의 상부에 Co나 Ti와 같은 금속을 증착하고 제1 살리시데이션, 선택적인 식각 및 제2 살리시데이션의 순서로 공정을 진행하는 것으로 수행된다. 보통 코발트나 티타늄을 증착하여 실리사이드를 형성하도록 하는데 TiSi2나 CoSi2와 같은 안정된 상을 형성시키기 위해서는 약 650℃ 이상의 고온으로 열처리하는 공정이 필요하다. 그런데 고온의 열처리를 이용하여 실리사이드를 형성하려면 트랜지스터의 게이트-소오스-드레인간의 전기적인 단락을 방지하기 위하여 필연적으로 2단계의 살리시데이션 공정을 진행해야 하는 것이다.
먼저, 게이트 전극, 스페이서, 불순물 도핑 영역이 형성된 반도체 기판의 상부를 RF 스퍼터링 공정을 이용하여 약 50Å 정도 식각하도록 한다. 이는 Co가 실리콘 표면의 조건에 민감하기 때문에 이의 표면에 형성된 산화물을 제거하기 위한 것이다. 이후 기판의 전면에 Co를 증착하여 Co 증착층을 형성하도록 한다.
약 480℃에서 약 90초 동안 열처리하면 제1 살리시데이션 공정이 진행되어 노출된 불순물 도핑 영역 및 게이트 전극의 산화규소막과 같은 실리콘 화합물의 표면에서는 CoSi 또는 TiSi 화합물층이 형성되고, 하부에 실리콘 화합물이 없는 부분에서는 금속 실리사이드가 형성될 수가 없기 때문에 금속 물질이 그대로 남아있게 된다. 탈이온수, 황산 등을 사용하여 선택적인 식각을 하면 실리사이드가 형성된 부분은 남게 되고 반응을 하지 않고 남아 있는 금속 물질은 모두 제거된다. 이후 약 700∼900℃, 바람직하게는 약 850℃에서 약 30초 동안 제2 살리시데이션 공정을 수행하여 트랜지스터와 콘택 부위에 CoSi2또는 TiSi2실리콘 화합물층을 형성하도록 한다.
게이트 전극의 상부와 노출된 기판상에 금속의 규화물을 형성하는 공정을 수행하도록 된 상기 실시예에 의하면 게이트 전극상에 형성되는 금속의규화물층(254)이 게이트 전극의 상부에 형성되면서 하부 영역으로 어느 정의 깊이를 가지고 형성되기 때문에 이를 감안하여 게이트 전극의 높이는 어느 정도의 값을 유지하도록 해야 한다. 이러한 점을 고려할 때 게이트 전극의 높이는 적어도 1500Å 정도는 되어야 양호한 특성을 갖는 트랜지스터를 형성할 수 있게 된다.
상기한 실시예에 따른 트랜지스터는 특히, 0.13㎛ 이하의 폭을 갖는 게이트 전극의 형성시에 저항값의 감소를 위해 통상적으로 적용되는 살리시데이션 공정을 적용하여 제조되는 것으로서 양산에 용이하게 적용될 수 있는 것이다. 이러한 트랜지스터에서는 미세한 선폭의 게이트 전극상에 금속의 규화물을 형성시킬 수 있는 면적이 증가된다. 이에 따라 트랜지스터의 사이즈는 줄이면서 금속의 규화물이 형성되는 면적은 충분히 넓어서 이의 끊어짐에 의한 불량율이 감소되고 게이트 전극의 저항을 용이하게 낮출 수 있는 것이다.
도 3a 내지 3i에 나타난 상기 실시예에서는 평탄화를 위하여 수행되는 CMP 공정에서 식각저지층으로서의 역할을 수행하기 위하여 산화물 층의 상부에 별도의 SiN층을 형성하고 있는데, 평탄화를 위하여 CMP 공정 대신에 에치백 공정을 수행할 수도 있으며 이 경우에는 상기 식각저지층을 별도로 형성할 필요가 없게 된다.
도 4a 내지 4g에는 도 2에 나타난 본 발명의 바람직한 일실시예에 따른 트랜지스터를 제조하기 위한 또 다른 방법을 설명하기 위하여 단면도들을 개략적으로 나타내었다.
도 4a를 참고로 하면, 기판(200) 상에 SiN과 같은 질화물 및 SiO2, HTO,Al2O3과 같은 산화물, 바람직하게는 SiO2를 차례로 증착하여 질화막 및 산화막을 형성하도록 한다. 바람직하게는 50∼200Å 두께의 SiN막(210), 1000∼4000Å 두께의 SiO2막(220)을 형성하도록 한다. SiO2막(220)의 상부에 포토레지스트를 도포하고 포토리소그라피법에 의해 소정의 형상을 갖는 포토레지스트 패턴(242)을 형성하도록 한다.
도 4b를 참고로 하면, 포토레지스트 패턴(242)을 마스크로 하여 SiO2막(220)을 식각하여 SiO2패턴(222)을 형성하도록 한다. 이 때, SiN막(210)은 식각되지 않아야 하므로 C4F8/Ar/CO 화합물을 식각 가스로 하는 건식 식각 조건을 사용하되, SiO 2 에 대한 SiN의 식각 선택비가 30 : 1 ∼5 : 1 이 되도록 하여 식각을 수행하도록 한다. 이후 포토레지스트 패턴(242)을 스트립하여 제거한다.
도 4c를 참고로 하면, SiO2패턴(222)과 SiN막(210) 상에 SiO2를 약 2500Å 두께로 증착하여 도 4b에서 식각에 의해 형성된 SiO2패턴(222)의 상부에 이와 결합되는 새로운 제2 SiO2패턴(223)을 형성하도록 한다.
도 4d를 참고로 하면, 기판상의 활성 영역이 노출될 때까지 제2 SiO2패턴(223)에 대한 에치백 공정을 수행하여 도 4b 에서 식각에 의해 형성된 SiO2패턴(222)의 측벽에 별도의 희생 스페이서(223a)를 형성하도록 한다. 이 때, 스페이서의 두께를 조절하는 것에 의해 게이트 전극의 폭 조절이 가능하므로, 도 4c 단계에서 산화물의 증착량과 에치백 정도를 조절하는 것에 의해 원하는 사이즈의 트랜지스터를 형성할 수 있게 된다. 이후 나이트라이드와 인산을 이용하여 기판상에 형성되고 노출된 SiN 막질을 제거한다.
도 4e를 참고로 하면, 먼저 노출된 기판상에 열산화법으로 얇은 게이트 산화막(214) 을 형성하고 기판의 전면에 폴리실리콘을 도포하여 폴리실리콘층(250)을 형성하도록 한다.
도 4f를 참고로 하면, 이어서 원하는 두께의 전극이 얻어질 때까지 폴리실리콘층(250)에 대하여, 필요에 따라서는 SiO2패턴(222)에 대하여도 에치백 공정을 수행함으로써 게이트 전극(252)의 기본 구조를 형성하도록 한다. 본 발명에 의하면 게이트 전극의 높이를 약 1500Å 정도까지 낮출 수 있기 때문에 이 점을 고려하여 에치백 공정을 수행하도록 한다.
도 4g를 참고로 하면, SiO2막 패턴(226)을 습식 식각에 의해 제거하여 상단부의 폭이 하단부의 폭보다 넓은 게이트 전극(252)을 제조하도록 한다. SiO2막질은 SiO2와 폴리실리콘에 대한 식각선택비가 50:1 정도의 고선택비인 조건으로 습식 식각하여 제거하도록 한다. 식각액으로는 LAL, BOE(bufferd oxide etchant) 등이 바람직하게 사용될 수 있다.
상술한 공정에 따라 제조된 게이트 전극은 도 3f에서 얻어진 게이트 전극과 같이 상단부의 폭에 비하여 하단부의 폭이 짧은 구조를 갖게 된다. 이후 도 3g 내지 3i에 나타난 공정을 동일하게 수행함으로써 도 2에 나타난 구조를 갖는 트랜지스터를 형성할 수 있게 된다.
본 발명의 방법에 따라 제조되는 트랜지스터에서 게이트 전극은 상단부의 폭이 하단부의 폭보다 넓게 형성되기 때문에 미세한 선폭을 가지면서도 안정적인 소자의 제조에 용이하게 적용될 수 있다. 이에 더하여, 본 발명에서 제조되는 게이트 전극의 구조를 이용하여 다음과 같이 용이하게 트랜지스터를 형성할 수도 있다.
상술한 제1 및 제2 실시예를 적용하여 제조된 게이트 전극은 하단부의 폭이 상단부의 폭에 비해 좁은 구조를 갖기 때문에 이러한 구조를 이용하면 게이트 전극의 측벽에 별도의 스페이서를 형성하지 않더라도 낮은 농도의 불순물 영역을 형성하기 위한 이온 주입 공정과 높은 농도의 불순물 영역을 형성하기 위한 이온 주입 공정을 모두 수행할 수 있게 된다. 따라서 게이트 전극의 상부와 노출된 기판상에 금속의 규화물을 형성할 필요가 없는 경우에는 게이트 전극의 측벽에 스페이서를 형성하지 않고도 이온 주입 각도를 조절하는 것에 의해 용이하게 LDD 구조를 갖는 트랜지스터를 형성할 수가 있다.
도 5a 내지 5c에는 본 발명의 다른 실시예에 따른 트랜지스터의 형성 방법을 설명하기 위한 공정도를 단면도들로서 나타내었다.
도 5a를 참고로 하면, 도 3a 내지 3e에 나타난 공정에 따라 동일하게 수행한 후 도 3f 공정에서 제2 질화막 패턴(232)과 SiO2패턴(222)을 습식 식각에 의해 제거한 후 게이트 전극(252)의 기본 구조를 얻도록 한다.
이후, 도면에 나타난 바와 같이 이온 주입시 기판의 수직면에 대하여 약간의빗각, 예컨대 ±7°정도의 각을 주어 낮은 농도의 불순물 주입 공정을 수행하면 낮은 농도의 불순물 영역(202a)이 형성된다.
도 5b를 참고로 하면, 이후 이온 주입시 기판의 수직면에 대하여 빗각 없이 0°의 각도로 높은 농도의 이온 주입 공정을 수행하면 게이트 전극의 구조상 낮은 농도의 불순물 영역(202a) 보다 좁은 영역에 높은 농도의 불순물 영역(202b)이 형성된다.
도 5c를 참고로 하면, 상술한 이온 주입 공정을 수행하여 제조된 LDD 구조의 트랜지스터의 구조가 단면도로 나타나 있다.
즉, 기판(200)상에는 열산화막인 게이트 산화막(214)과 질화막인 SiN막 패턴(212)이 형성되어 있고 상기 게이트 산화막(214)의 상부에는 게이트 전극(252)이 형성되어 있다. 상기 게이트 전극(252)은 상단부의 폭이 하단부의 폭보다 넓게 형성되어 있다. 바람직하게, 상단부의 폭과 하단부의 폭의 비는 1.3∼2.5 : 1 이 되도록 형성하며, 이러한 형상의 게이트 전극은 상기 하단부의 폭이 0.13㎛ 이하로서 미세한 전극의 형성을 위한 경우에 바람직하게 적용될 수 있다. 또한 상기 게이트 전극의 높이는 1500∼2500Å인 것이 바람직하다.
기판(200)의 상부, 게이트 전극(252)의 좌우에는 낮은 농도의 불순물 영역(202a) 및 높은 농도의 불순물 영역(202b)으로 이루어진 불순물 주입 영역(202)이 형성되어 있고 이는 가장 기본적인 구조의 트랜지스터를 이루게 된다.
이상과 같은 본 발명에 따른 트랜지스터는 미세한 선폭을 가지면서도 안정적인 소자의 제조에 용이하게 적용될 수 있다. 본 발명의 트랜지스터는 CPU 제품이나 SRAM 제품의 빠른 속도를 구현해 줄 수 있는 것으로서, 그 효과가 매우 우수한 것이다.
특히, 미세한 선폭을 갖는 게이트 전극의 저항을 낮추기 위하여 이의 상단부에 금속의 규화물을 형성하는 경우에, 넓어진 게이트 전극의 상단부 면적으로 인하여 규화된 금속 화합물의 형성 면적이 증가되고 이로 인하여 금속의 규화물이 끊어지는 불량이 방지되어 양호하고 안정적인 트랜지스터를 제조할 수 있게 된다.
또한 본 발명의 방법에 의하면 1회의 포토리소그라피 공정만을 적용하는 것에 의해서도 용이하게 트랜지스터를 형성할 수 있기 때문에 마스크 수가 감소되어 비용과 공정 시간이 절약되는 효과를 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판;
    상기 기판의 상부에 형성되며 상단부의 폭이 하단부의 폭보다 넓은 구조의 게이트 전극;
    상기 게이트 전극의 상단부로부터 하단부에 이르는 측벽상에 형성된 스페이서; 및
    상기 기판의 상부에 형성된 낮은 농도의 제1 불순물 주입 영역과 상기 제1 영역보다 높은 농도를 가지며 더 좁고 깊은 영역에 형성된 제2 불순물 주입 영역을 포함하는 트랜지스터.
  2. 제1항에 있어서, 상기 상단부의 폭과 하단부의 폭의 비가 1.3∼2.5 : 1 인 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서, 상기 하단부의 폭이 0.13㎛ 이하인 것을 특징으로 하는 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 전극의 높이가 1500∼2500Å인 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서, 상기 게이트 전극의 상부 및 기판의 상부에 금속의 규화물이 형성된 것을 특징으로 하는 트랜지스터.
  6. 제1항에 있어서, 상기 스페이서와 상기 기판의 사이에는 질화물층이 형성된 것을 특징으로 하는 트랜지스터.
  7. 기판의 상부에 상단부의 폭이 하단부의 폭보다 넓은 구조의 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 하여 낮은 농도의 제1 불순물을 주입하여 제1 불순물 주입 영역을 형성하는 단계;
    상기 게이트 전극의 상단부로부터 하단부에 이르는 측벽상에 질화물의 스페이서를 형성하는 단계; 및
    상기 스페이서를 마스크로 하여 상기 제1 불순물 보다 높은 농도의 제2 불순물을 주입하여 제2 불순물 주입 영역을 형성하는 단계를 포함하는 트랜지스터의 형성 방법.
  8. 제7항에 있어서, 상기 게이트 전극이
    기판상에 질화막, 산화막 및 포토레지스트 패턴을 차례로 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여 상기 산화막을 식각하여 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴의 측벽에 희생 스페이서를 형성하는 단계;
    노출된 질화막을 제거하는 단계;
    노출된 기판상에 열산화막을 형성하는 단계;
    상기 기판의 전면에 폴리실리콘을 증착하여 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층을 평탄화하는 단계; 및
    상기 희생 스페이서 및 상기 산화막을 제거하는 단계를 수행하여 형성되는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 희생 스페이서가 상기 산화막과 동일한 성분을 증착한 후 상기 질화막이 노출될 때까지 에치백 공정을 수행하여 형성되는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 방법이 상기 산화막의 상부에 제2 질화막을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 제2 질화막을 식각하여 질화막 패턴을 형성하는 공정을 더 포함하며,
    상기 평탄화 단계가 상기 질화막 패턴을 식각 저지층으로 하여 CMP(chemical mechanical polishing) 공정을 수행하는 것임을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 제2 질화막이 SiN 또는 SiON인 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 상기 질화막 패턴 및 산화막 패턴을 형성하는 단계의 수행시에 상기 산화막에 대한 상기 제2 질화막 식각 선택비가 30 : 1 ∼ 5 : 1 인 것을 특징으로 하는 방법.
  13. 제8항에 있어서, 상기 평탄화 단계가 상기 폴리실리콘을 소정의 두께만큼 에치백하는 공정임을 특징으로 하는 방법.
  14. 제8항에 있어서, 상기 산화막이 SiO2, HTO 또는 Al2O3인 것을 특징으로 하는 방법.
  15. 제7항에 있어서, 상기 제2 불순물을 주입한 후 상기 기판의 전면에 Co, Ti 및 Ni 로 이루어진 군에서 선택된 적어도 하나의 금속을 도포하는 단계 및 열처리하는 단계를 더 수행하는 것을 특징으로 하는 방법.
  16. 제7항에 있어서, 상기 게이트 전극은 상단부의 폭이 하단부의 폭보다 넓은 구조를 가지며, 하단부의 폭이 0.13㎛ 이하인 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 상단부의 폭과 하단부의 폭의 비가 1.3∼2.5 : 1 인것을 특징으로 하는 방법.
  18. 기판상에 질화막, 산화막 및 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여 상기 산화막을 식각하여 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴의 측벽에 희생 스페이서를 형성하는 단계;
    노출된 질화막을 제거하는 단계;
    노출된 기판상에 열산화막을 형성하는 단계;
    상기 기판의 전면에 폴리실리콘을 증착하여 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층을 평탄화하는 단계;
    상기 희생 스페이서 및 상기 산화막을 제거하여 상단부의 폭이 하단부의 폭보다 넓은 구조의 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 하여 소정의 각도로 기판상에 낮은 농도의 불순물을 주입하는 단계; 및
    상기 게이트 전극을 마스크로 하여 0°의 각도로 높은 농도의 불순물을 주입하는 단계를 포함하는 트랜지스터의 형성 방법.
  19. 제18항에 있어서, 상기 낮은 농도의 불순물이 ±7°의 각도로 주입되는 것을 특징으로 하는 방법.
  20. 제18항에 있어서, 상기 게이트 전극의 상단부로부터 하단부에 이르는 측벽상에 스페이서를 형성하는 단계;
    기판의 전면에 Co, Ti 및 Ni 로 이루어진 군에서 선택된 적어도 하나의 금속을 도포하는 단계; 및
    열처리하는 단계를 더 수행하는 것을 특징으로 하는 방법.
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