KR100342289B1 - 바디 컨택트형 에스오아이 트랜지스터 디바이스 및 에스오아이 트랜지스터 제조 방법 - Google Patents

바디 컨택트형 에스오아이 트랜지스터 디바이스 및 에스오아이 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 "BC" 유형인 바디 컨택트(body contact)형 SOI 트랜지스터 및 그 제조 방법에 관한 것으로, 실효 트랜지스터 폭으로부터 중첩 공차(overlay tolerance)를 제거하는 구조 및 공정을 제공하고 있다. 실효 폭은 상부에서는 RX에 의해 결정되지만, 서로 접속된 소스 및 드레인이 서로 접속되어 있는 하부에서는 PC에 의해 결정된다. 바람직한 실시예에서, 이러한 구조는 SOI 트랜지스터의 상부로 사용되고 트랜지스터의 하부는 상부의 미러 이미지로 되어, RX에 대한 PC의 중첩으로 인한 영향이 상부와 하부에서 정반대로 되며, 상부 및 하부는 공통 바디부에 의해 접속된다. 하부에서, "상방향" 오정렬은 디바이스 폭을 증가시키는 반면에, "하방향" 오정렬은 디바이스 폭을 감소시키게 된다. 따라서, PC가 RX에 대해 오정렬되는 경우, 트랜지스터의 상부에 생긴 어떠한 폭 오차도 트랜지스터의 하부에 의해 정확하게 상쇄될 것이다. 실효 트랜지스터 폭으로부터 중첩 공차를 제거한다. 본 발명의 또다른 실시예로서 실효 트랜지스터 폭으로부터 중첩 공차를 제거하는 DOG BONE 구조가 예시되어 있다.

Description

바디 컨택트형 에스오아이 트랜지스터 디바이스 및 에스오아이 트랜지스터 제조 방법{METHOD AND IMPROVED SOI BODY CONTACT STRUCTURE FOR TRANSISTORS}
본 발명은 트랜지스터에 관한 것으로, 구체적으로는 개선된 SOI 바디 컨택트(body contact) 구조 및 그 구조를 제조하는 방법에 관한 것이다.
용어 해설
BC는 바디 컨택트형 트랜지스터를 지칭한다.
PC는 폴리실리콘(poly-silicon) 구조의 형상을 지칭한다.
RX는 활성 실리콘을 노출시키는 필드(field) 산화물 내의 개구를 나타내는 형상을 지칭한다.
델타(delta)-W는 설계시에 규정한 치수에 대한 제조 후의 제조 치수의 차이이다.
도그 본(dog bone) 혹은 DOG BONE는 전반적으로 "H", 도그 본, 혹은 대퇴골(femur)과 같은 모양을 갖는 도 11에 도시한 것과 같은 형상인 컨택트를 의미한다.
상부 대향(top-to-top) "T"는 도 10에 도시한 것과 같이 서로 간에 미러 이미지(mirror image)의 관계에 있는 두 개의 "T"가 이들의 상부가 전반적으로 평행하게 정렬되어 있는 형상을 지칭한다.
상표
S/390과 IBM은 미국 뉴욕주 아몬크에 소재한 인터내셔날 비지니스 머신즈 코포레이션(International Business Machines Corporation)의 등록 상표이고, Lotus는 뉴욕주 아몬크에 소재한 인터내셔날 비지니스 머신즈 코포레이션의 독립 자회사인 로터스 디벨로프먼트 코포레이션(Lotus Development Corporation)의 등록 상표이다. 다른 명칭은 인터내셔날 머신즈 코포레이션 혹은 다른 회사의 등록 상표이거나 제품명일 수 있다.
도 8에 도시한 바와 같이 통상적으로 나타내는 표준 비바디 컨택트형 트랜지스터(non-body contacted transistor)를 아래에 설명한다. "S" 및 "D"로 표시한 영역은 트랜지스터의 소스(source) 및 드레인(drain)을 나타낸다. 게이트는 "게이트"라는 단어로 표시된다. 트랜지스터의 실효 폭은 산화물 내의 RX 개구 폭에 의해서만 결정되며, RX 개구는 이 도면에서 바깥쪽 사각형으로 표시되어 있다. 소정의 델타-W는 산화물 개구에 대한 어떤 바이어스(bias)에 기인한다. 폭을 계산할 때 포함시켜야 하는 공차(tolerance)는 RX 이미지 크기와 델타-W에 대한 임의의 공차이다. 기존의 공정을 특수하게 사용함으로써 표준 트랜지스터 구조가 개선될 수 있어 IBM의 S/390 프로세서에 사용되는 것과 같은 복잡한 회로를 제조하는데 유용하다. 종래 및 현존하는 SOI "BC" 유형의 바디 컨택트 구조가 갖고 있는 문제점은 PC 및 RX 레벨 간의 중첩 공차(overlay tolerance)에 따라 실효 트랜지스터 폭이 변동한다는 것이다.
도 7에 평면도로 도시한 본 발명은 트랜지스터를 제공하는데, 이 트랜지스터에서 트랜지스터의 상부는 기존의 구조와 동일할 수 있고, 바람직하게는 동일하지만, 트랜지스터의 하부는 상부의 미러 이미지이고, 하부에서 RX에 대한 PC의 중첩으로 인한 영향이 반대로 되어 "상방향(up)" 오정렬은 디바이스 폭을 증가시키는 반면에 "하방향(Down)" 오정렬은 디바이스 폭을 감소시킬 것이다. 이에 따라 실효 트랜지스터 폭으로부터의 중첩 공차가 제거된다.
도 1a 내지 도 1d는 바디 컨택트가 형성되는 트랜지스터의 제조 공정을, 도 7의 라인 1D-1D에 따른 각 단면으로 도시한 도면,
도 2a 내지 도 2d는 게이트에 적용되는 공정을 도 7의 라인 2D-2D에 따른 단면으로 도시한 도면,
도 3은 도 7에 도시한 트랜지스터의 질화물층과 폴리층을 에칭한 후에 라인 1D-1D에 따른 동일 영역을 도시하는 단면도,
도 4는 부합적 CVD 질화물(혹은 산화물-질화물)층을 웨이퍼 상에 증착하는 다음 단계를 도시하는 단면도,
도 5는 통상적인 RIE 공정으로 유전체층을 방향성 에칭하여 기판을 노출시키고 측벽을 형성하는 단계를 도시하는 단면도,
도 6은 적절한 도펀트로 도핑된 폴리층(140)을 증착하고, 패턴화하며, 어닐링하여 도 7에 도시한 트랜지스터의 바디 컨택트를 형성하는 단계를 도시하는 단면도,
도 7은 본 발명에 따라 제조된 바람직한 실시예의 트랜지스터의 평면도,
도 8은 표준 비바디(non body) 컨택트형 트랜지스터를 도시하는 도면,
도 9는 도 1 내지 도 7과 도 10에 도시한 바람직한 실시예로 본 명세서에 기술한 본 발명에 의해 개선된 종래 기술을 나타내는 미국 특허 제 5,405,795 호에 기술된 "BC" 유형인 바디 컨택트형 트랜지스터를 도시하는 도면,
도 10은 본 명세서에 기술한 공정에 의해 만들어진 도 7의 신규한 SOI 트랜지스터의 바람직한 실시예를 도시하는 도면,
도 11은 도그 본(dog bone) 마스크를 사용하여 기술한 공정에 의해 제조된 본 발명의 또다른 실시예인 DOG BONE 구조를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
110 : 게이트 확장부 114 : 드레인
116 : 소스 132 : 측벽
140 : 바디 컨택트 180 : 오차용인성 폐쇄 마스크
212 : 자기 정렬된 바디 컨택트
도 10에 도시한 바와 같이 만들 수 있는 신규한 SOI 트랜지스터의 바람직한 실시예를 설명하기 전에, 도 8에 도시한 바와 같이 통상적으로 도시하는 표준 비바디 컨택트형 트랜지스터를 아래에 설명할 것이다. "S" 및 "D"로 표시한 영역은 바디 컨택트형 셀용 트랜지스터의 소스 및 드레인을 나타낸다. 게이트는 "게이트"라는 단어로 표시한다. 트랜지스터의 실효 폭은 RX 개구 폭에 의해서만 결정되며, RX 개구는 이 도면에서 바깥쪽 사각형으로 표시되어 있다. 소정의 델타-W는 산화물 개구에 대한 어떤 바이어스(bias)에 기인한다. 폭을 계산할 때 포함시켜야 하는 공차는 RX 이미지 크기와 델타-W에 대한 임의의 공차이다.
도 9는 "BC" 유형인 바디 컨택트형 트랜지스터를 도시한다. 이것은 미국 특허 제 5,405,795 호에 기술된 트랜지스터이다. 도 8에서와 같이, "S" 및 "D"로 표시한 영역은 트랜지스터의 소스 및 드레인을 나타내며, 게이트는 "게이트"라는 단어로 표시된다. 또한, 도 9에 도시한 바와 같이 "바디"로 표시한 새로운 컨택트가 추가되었다. 바디 컨택트는 트랜지스터의 바디와 동일한 극성(소스 및 드레인의 반대 극성)으로 도핑되어 있다고 가정한다. 이를 수행하기 위한 마스크는 편의상 도시하지 않는다.
도 9에 도시한 이러한 기존 유형의 바디 컨택트형 트랜지스터에서, 폭은 왼쪽에서는 RX에 의해 결정되지만 오른쪽에서는 PC에 의해 결정된다. 왼쪽 가장자리(edge)에 대한 델타-W는 도 8에 도시한 표준 트랜지스터에 있어서와 동일한 것으로, 다시 말하면 산화물 개구 바이어스이다. 그러나, 오른쪽 가장자리에서의 델타-W는 트랜지스터 게이트의 "T" 형상부 아래의 전류에 대한 "실효 폭"에 기인한다. 표준 트랜지스터에 대한 공차 외에도 PC와 RX 간의 중첩 공차가 포함되어야 한다.
예를 들어, 도 9에서 PC가 RX에 대해 조금 더 "왼쪽"으로 정렬되면, 디바이스의 폭은 그만큼 줄어들 것이다. PC가 RX에 대해 "상방향" 혹은 "하방향"으로 정렬되면, 트랜지스터 폭에는 영향을 미치지 않는다. PC가 RX에 대해 조금 더 "오른쪽"으로 정렬되면, 디바이스의 폭은 그만큼 커질 것이다.
도 1 내지 도 7을 참조하여 설명할 공정에 의해 달성되는 구조에 있어서의 본 발명에 따른 개선점을 도 10에 도시한다. 도 10에 도시한 바와 같이, 바람직한 실시예에서 SOI 바디 컨택트형 트랜지스터의 왼쪽 부분은 도 9와 동일하다. 그러나, 위에서 바라본 트랜지스터 게이트 형상(topology)의 오른쪽 부분은 왼쪽 부분의 미러 이미지이다. 앞에서와 마찬가지로, "S" 및 "D"로 표시된 영역은 트랜지스터의 소스 및 드레인을 나타내며, 게이트는 "게이트"라는 단어로 표시되어 있고, 바디 컨택트는 "바디"라는 단어로 표시되어 있다. 바디 컨택트는 트랜지스터의 바디와 동일한 극성(소스 및 드레인의 반대 극성)으로 도핑된다고 가정한다. 이를 수행하기 위한 마스크는 편의상 도시하지 않는다.
도 10에 도시한 바람직한 실시예의 오른쪽 부분에서, RX에 대한 PC의 중첩으로 인한 영향이 반대가 되어 "왼쪽" 오정렬이 디바이스 폭을 증가시키는 반면에 "오른쪽" 오정렬은 디바이스 폭을 감소시킬 것이다.
도 10의 형상을 채용하여 도 10에 도시한 바와 같이 형성한 두 개의 트랜지스터를 'S'는 'S'에, 'D'는 'D'에, '게이트'는 '게이트'에 병렬로 접속시키면, RX에 대한 PC 오정렬의 영향이 상쇄되어 오른쪽에서 임의의 크기 변화는 왼쪽에서의 같은 크기의 역변화에 의해 보상될 것이다.
도 11에 다른 구현("도그 본" 버전(version))을 도시한다. 단자(terminal)는 소스 및 드레인을 각각 나타내기 위해 "S" 및 "D"로, 게이트를 나타내기 위해 "게이트"라는 단어로, 바디 접속 포인트(point)를 나타내기 위해 "바디"라는 단어로 표시되어 있다. 디바이스의 왼쪽에서의 임의의 RX에 대한 PC의 오정렬이 디바이스의 오른쪽에서의 오정렬에 의해 상쇄된다는 점에서 도 11에서의 구현은 도 10과 동일한 특성을 공유한다.
본 발명을 구현하기 위한 공정
이러한 구조의 최선의 구현은 도 10에 도시한 바와 같은 SOI 트랜지스터의 바람직한 실시예를 나타내는 자기 정렬된 바디 컨택트 구조이다.
도 7에 평면도로 도시하고 전술한 바와 같이 본 발명에 따라 트랜지스터 셀이 제공되며, 이 트랜지스터 셀에서 트랜지스터의 상부는 기존의 구조와 동일할 수 있고, 바람직하게는 동일하지만, 트랜지스터의 하부는 상부의 미러 이미지이고 하부에서 RX에 대한 PC의 중첩으로 인한 영향이 반대로 되어 "상방향" 오정렬은 디바이스 폭을 증가시키는 반면에 "하방향" 오정렬은 디바이스 폭을 감소시킬 것이다. 이에 따라, 실효 트랜지스터 폭으로부터의 중첩 공차가 제거된다.
이것은 "PC"로 표시한 게이트에 대응하는 형상의 소정 부분을 확산 마스크로 사용하여 "바디"로 표시한 영역을 고농도로 도핑함으로써 구현된다. 이렇게 함으로써, 각 "PC" 형상의 "T" 형태 확산 마스킹(masking)된 부분 아래의 바디 영역으로의 컨택트가 자연스럽게 이루어질 것이다.
도 7의 본 발명에 따라 구성된 트랜지스터의 평면도는 게이트(110)에 의해 분리된 소스(116) 및 드레인(114)을 도시하고 있으며, 게이트는 일 단부에 형성되어 있는 자기 정렬된 바디 컨택트 B(바디 컨택트를 참조부호(212)로 표시함)를 구비한다. 설명의 목적상, 제 1 축은 소스로부터 드레인으로 연장되어 있는 라인 2D-2D에 평행한 것으로서 지칭될 것이며, 제 2 축은 게이트의 폭 아래로 연장하는 것으로 지칭될 것이다. 도 1a 내지 도 1d에, 도 7의 라인 1D-1D에 따른 바디 컨택트가 형성될 단면을 도시한다. SOI 웨이퍼의 소정 부분은 하부 기판(10)과, SOI 산화물(SiO2)층(50)과, 패턴화된 다음에 얇은 실리콘층(102)의 원하지 않는 부분을 산화시켜 산화물(60)을 형성하는 통상적인 단계를 사용하여 격리된 얇은 실리콘층(102)의 소정 부분을 구비한다. 예시적인 실시예에서, (라인 1D-1D 방향의) 제 1 축 방향의 소스와 드레인 간의 길이는 약 1 ㎛ 이상이며, MOS 디바이스의 대응하는 게이트 길이는 0.5 ㎛ 미만이다. 예시적으로, 층(102)은 80 ㎚ 미만의 두께를 갖는다.
도 1b는 다수의 중간 단계를 거친 도 1a와 동일한 영역을 도시한다. 5 내지 10 ㎚의 게이트 산화물(101)과, 트랜지스터 게이트 역할을 하는 (100 내지 200 ㎚ 범위의) 다결정 실리콘(폴리)층(110)과, 보호 질화물(Si3N4) 게이트 절연체(107)(12 ㎚)를 구비하는 통상적인 게이트 스택이 형성되어 있으며, 소스(116) 및 드레인(114)이 주입되고 어닐링(annealing)되어 있다.
도 1c에서, 게이트 스택의 가장자리 상에 얇은(10 ㎚) 산화물층을 성장시킨 후 통상적인 공정으로 30 ㎚의 CVD 산화물층을 증착하고 에칭하여 바깥쪽 게이트 측벽 스페이서(spacer)(115)를 형성한다.
이들 바깥쪽 스페이서는 LDD 소스 및 드레인을 제공하는데 사용될 뿐만 아니라, 소스 및 드레인 위의 개구 내에 150 ㎚의 도핑된 CVD 폴리를 선택적으로 증착하여 이후에 형성하는 폴리 융기형 소스 및 드레인 컨택트 부재(106, 108)로부터 게이트를 격리시킨다. 컨택트 부재(106, 108)의 상부는 열적 덮개 산화물(thermal cap oxide)(70)(120 ㎚)로 밀봉된다. 예시적인 실시예에서, 덮개 산화물은 나중 단계에서 자기 정렬된 개구를 규정하기에 충분한 양만큼 게이트 절연체(107)의 상부 위로 돌출한다. 게이트를 보호하기에 충분한 두께의 측벽을 제공하기에 충분한(게이트 두께의 1/2 이상의) 두께를 갖는 CVD 질화물(120)(도 1d)의 부합층을 게이트 위에 증착하여 도 1d에 도시한 단계가 완료된다.
도 2a 내지 도 2d는 PC 구조용 웨이퍼를 위에서 바라볼 때, "T" 형상을 갖는 게이트에 적용한 도 1a 내지 도 1d에서와 동일한 단계들을 도 7의 게이트 구조가 형성되어 있는 단부 2D-2D에 따라 도시하고 있다. 도 2d에서, 질화물(120)의 측벽이 게이트(110) 위에서 거의 맞닿아 있음을 주지해야 한다. 도 7에 (180)으로 표시하며 점선으로 나타낸 오차용인성 폐쇄 마스크(non-critical block-out mask)는 바디 컨택트 영역(도 7의 (212))만을 노출시키고 게이트를 보호하기 위해 도 1d 및 도 2d에 도시한 단계 후에 필요에 따라 사용된다. 점선(125)은 질화물(120)의 두께가 충분히 두꺼워서 측벽이 맞닿은 경우를 도시하고 있으며 중첩 두께로서 지칭된다. 이 경우에는 선택적인 폐쇄 마스크가 필요치 않을 것이다. 예시적인 실시예에서, 게이트의 상부가 소스와 드레인 사이에서 공칭 250 ㎚이면, 150 ㎚ 두께의 질화물(120)은 폐쇄 마스크를 필요로 하지 않고 개구 에칭 단계 중에 게이트를 확실하게 보호할 것이다.
도 3은 적절한 가스를 사용하는 질화물, 폴리, 산화물 반응성 이온 에칭(reactive ion etch : RIE)의 통상적인 3 단계로, 질화물층(120, 107), 폴리층(110) 및 게이트 산화물(101)을 에칭하고 실리콘층(102) 상에서 정지하여 바디 컨택트(212)를 수용할 개구(212')를 남게한 후의 라인 1D-1D에 따른 동일 영역을 도시한다. 이 단계에서, 게이트 산화물(101) 위의 게이트 폴리(110) 및 질화물(107)과 질화물(120)로부터 형성된 상부 측벽으로 구성되어 있는 측벽 부재가 존재하게 되며 이들은 모두 참조부호(205)로 표시되며, 바깥쪽 측벽(115)에 의해 소스 및 드레인으로부터 절연된다. 당업자에게는 게이트 확장부(110)로부터 바디 컨택트를 절연시키기 위해 개구(212') 내에 대응 측벽이 필요하다는 것이 자명할 것이다. 도 4에 다음 단계를 도시하고 있는데, 이 단계에서는 부합적 CVD 질화물(혹은 산화물-질화물)층(130)을 웨이퍼 위에 증착하며 질화물층(130)은 내부 측벽과 게이트 확장부 개구(212')의 하부에 연장된다. 참조부호(117)로 표시한 영역은 층(130)을 증착하기 전에 층(102) 중에서 개구 규정 공정 중에 노출된 부분과 폴리(110) 안쪽 표면을 선택적으로 재산화시킨 영역을 나타낸다. 통상적인 RIE 공정으로 절연층(130)을 방향성 에칭하여 기판을 노출시키고 도 5에 도시한 측벽(132)을 형성한다. 마지막으로, 적절한 도펀트로 도핑된 폴리층(140)을 증착하고, 패턴화하고, 어닐링하여 도 6에 도시한 바와 같은 바디 컨택트를 형성한다. 바디 컨택트용 도펀트는 바디와 동일한 극성(N-FET용으로는 P 형)을 가져야 한다.
임의의 적합한 방식으로 게이트 컨택트와 소스 및 드레인 컨택트가 형성될 수 있으며, 후속하여 임의의 적합한 마무리 공정을 이용하여 회로를 완성한다.
게이트 확장부(110)에 의해 점유된 부분의 활성 영역이 트랜지스터를 통과하는 전류 흐름에 기여하지 않기 때문에 당업자라면 게이트 확장부(110)의 길이가 엄밀할 필요가 없다는 것을 이해할 것인데, 그 이유는 게이트 확장부(110)가 필요한 만큼 소스 및 드레인 영역의 확장부 위로 제 1 축을 따라 연장되어도 되기 때문이다. 따라서, 확장부(110)가 여유있는 공차를 제공하기에 충분하도록 넓게 만들어질 수 있기 때문에, 게이트 확장부(110)에 대한 개구(212')의 정렬이 엄밀하게 요구되지 않는다.
개구(212')를 둘러싸는 측벽 지지 부재(205)를 형성하는 게이트(110)의 확장부가 내부 및 외부 측벽을 지지하는 역할을 하기 때문에, 자기 정렬된 개구를 형성할 수 있다.
도 11은 도그 본 마스크와 함께 설명한 공정에 의해 제조되는 본 발명의 다른 DOG BONE 실시예를 도시하고 있다.
본 발명에 대한 바람직한 실시예를 설명하였으나, 당업자라면 후속하는 특허 청구 범위의 범주 내에서 현재 및 향후에 다양한 개선 및 향상이 이루어질 수 있음을 이해할 수 있을 것이다. 이들 특허 청구 범위는 최초로 개시된 본 발명을 정당하게 보호하는 것으로 해석되어야 한다.
본 발명에 따르면, 중첩 공차에 따라 실효 트랜지스터의 폭이 변동하는 기존의 문제점을 제거한 바디 컨택트형 트랜지스터 구조 및 그 제조 방법이 제공된다.

Claims (8)

  1. 기판 상에 형성된 바디 컨택트(body contact)형 SOI 트랜지스터 디바이스에 있어서,
    게이트에 의해 분리된 소스 및 드레인을 구비하되 상기 게이트가 상기 게이트와의 컨택트를 위해 폴리(poly)층으로 이루어진 바디 컨택트를 갖는, 트랜지스터를 포함하며,
    활성 실리콘을 노출시키는 소정 형상의 필드(field) 산화물 개구가 게이트 구조와 중첩하는 토폴로지(topology)로 형성되어 있으며,
    상기 게이트 구조는 상기 소스 및 드레인을 분리시키고, 상기 소정 형상의 필드 산화물 개구 위의 직선상의 확장부 영역뿐만 아니라 상기 직선상의 확장부 영역에 수직한 영역을 포함하여 상기 트랜지스터의 게이트를 규정하고, 상기 게이트의 토폴로지를 위에서 바라보면, 상기 트랜지스터의 제 1 게이트 부분이 상기 제 1 게이트 부분의 제 2 미러 이미지 게이트 부분에 의해 미러링(mirrored)되고, 이에 의해, 제 1 방향에서의 오정렬이 상기 트랜지스터 디바이스의 폭을 증가시키고 상기 제 1 방향과 반대인 제 2 방향에서의 오정렬이 상기 트랜지스터 디바이스의 폭을 감소시키게 되어 실효 트랜지스터 폭으로부터 중첩 공차(overlay tolerance)가 제거되며,
    상기 게이트 구조는 한 쌍의 상부 대향(top-to-top) "T" 형태의 구성 요소로 형성되어 있으며, 상기 한 쌍의 구성 요소는 단일 바디와 경계를 이루도록 배치되며, 각각의 "T"의 직선상의 확장부 영역에 수직인 영역은 서로 전반적으로 평행하게 정렬되어 상기 트랜지스터 디바이스의 바디 컨택트 영역과 경계를 이루고 그 바디 컨택트 영역에 접촉하는,
    바디 컨택트형 SOI 트랜지스터 디바이스.
  2. 삭제
  3. 기판 상에 형성된 바디 컨택트(body contact)형 SOI 트랜지스터 디바이스에 있어서,
    게이트에 의해 분리된 소스 및 드레인을 구비하되 상기 게이트가 상기 게이트와의 컨택트를 위해 폴리(poly)층으로 이루어진 바디 컨택트를 갖는, 트랜지스터를 포함하며,
    활성 실리콘을 노출시키는 소정 형상의 필드(field) 산화물 개구가 게이트 구조와 중첩하는 토폴로지(topology)로 형성되어 있으며,
    상기 게이트 구조는 상기 소스 및 드레인을 분리시키고, 상기 소정 형상의 필드 산화물 개구 위의 직선상의 확장부 영역뿐만 아니라 상기 직선상의 확장부 영역에 수직한 영역을 포함하여 상기 트랜지스터의 게이트를 규정하고, 상기 게이트의 토폴로지를 위에서 바라보면, 상기 트랜지스터의 제 1 게이트 부분이 상기 제 1 게이트 부분의 제 2 미러 이미지 게이트 부분에 의해 미러링(mirrored)되고, 이에 의해, 제 1 방향에서의 오정렬이 상기 트랜지스터 디바이스의 폭을 증가시키고 상기 제 1 방향과 반대인 제 2 방향에서의 오정렬이 상기 트랜지스터 디바이스의 폭을 감소시키게 되어 실효 트랜지스터 폭으로부터 중첩 공차(overlay tolerance)가 제거되며,
    상기 트랜지스터 디바이스의 소스 및 드레인 단자 사이에 게이트가 형성되어 있으며, 상기 게이트는 그 모든 단부에서 게이트 방향에 수직인 게이트 확장부를 구비하며, 그들 게이트 확장부는 상기 게이트 구조의 각 단부에서 바디 컨택트와 경계를 이루고 그 바디 컨택트와 접촉하는
    바디 컨택트형 SOI 트랜지스터 디바이스.
  4. 제 3 항에 있어서,
    상기 게이트 구조가 도그 본 패턴(dog bone pattern)을 가지며, 상기 디바이스의 상기 산화물 개구의 어느 한 측면으로의 어떠한 오정렬도 상기 디바이스의 반대쪽 측면에서 상쇄되는 바디 컨택트형 SOI 트랜지스터 디바이스.
  5. SOI 트랜지스터를 제조하는 공정에 있어서,
    게이트에 의해 분리된 소스 및 드레인을 구비하되 상기 게이트가 상기 게이트와의 컨택트를 위해 폴리(poly)층으로 이루어진 바디 컨택트를 갖는, 트랜지스터를 형성하는 단계를 포함하며,
    활성 실리콘을 노출시키는 소정 형상의 필드 산화물 개구가 게이트 구조와 중첩하는 토폴로지로로 형성되어 있으며,
    상기 게이트 구조는 상기 소스 및 드레인을 분리시키고, 상기 소정 형상의 필드 산화물 개구 위의 직선상의 확장부 영역뿐만 아니라 상기 직선상의 확장부 영역에 수직한 영역을 포함하여 상기 트랜지스터의 게이트를 규정하고, 상기 게이트의 토폴로지를 위에서 바라보면, 상기 트랜지스터의 제 1 게이트 부분이 상기 제 1 게이트 부분의 제 2 미러 이미지 게이트 부분에 의해 미러링(mirrored)되고, 이에 의해, 제 1 방향에서의 오정렬이 상기 트랜지스터 디바이스의 폭을 증가시키고 상기 제 1 방향과 반대인 제 2 방향에서의 오정렬이 상기 트랜지스터 디바이스의 폭을 감소시키게 되어 실효 트랜지스터 폭으로부터 중첩 공차가 제거되며,
    상기 트랜지스터 디바이스 형성 공정에서, 상기 게이트에 적용가능한 토폴로지의 부분을 확산 마스크 영역으로 사용하여 상기 바디 컨택트 영역을 고농도로 도핑하고, 상기 확산 마스크 영역 아래에 바디로의 바디 컨택트를 형성하며,
    상기 게이트 구조는 한 쌍의 상부 대향(top-to-top) "T" 형태의 구성 요소로 형성되어 있으며, 상기 한 쌍의 구성 요소는 단일 바디와 경계를 이루도록 배치되며, 각각의 "T"의 직선상의 확장부 영역에 수직인 영역은 서로 전반적으로 평행하게 정렬되어 상기 트랜지스터 디바이스의 바디 컨택트 영역과 경계를 이루고 그 바디 컨택트 영역에 접촉하는,
    SOI 트랜지스터 제조 공정.
  6. 삭제
  7. SOI 트랜지스터를 제조하는 공정에 있어서,
    게이트에 의해 분리된 소스 및 드레인을 구비하되 상기 게이트가 상기 게이트와의 컨택트를 위해 폴리(poly)층으로 이루어진 바디 컨택트를 갖는, 트랜지스터를 형성하는 단계를 포함하며,
    활성 실리콘을 노출시키는 소정 형상의 필드 산화물 개구가 게이트 구조와 중첩하는 토폴로지로로 형성되어 있으며,
    상기 게이트 구조는 상기 소스 및 드레인을 분리시키고, 상기 소정 형상의 필드 산화물 개구 위의 직선상의 확장부 영역뿐만 아니라 상기 직선상의 확장부 영역에 수직한 영역을 포함하여 상기 트랜지스터의 게이트를 규정하고, 상기 게이트의 토폴로지를 위에서 바라보면, 상기 트랜지스터의 제 1 게이트 부분이 상기 제 1 게이트 부분의 제 2 미러 이미지 게이트 부분에 의해 미러링(mirrored)되고, 이에 의해, 제 1 방향에서의 오정렬이 상기 트랜지스터 디바이스의 폭을 증가시키고 상기 제 1 방향과 반대인 제 2 방향에서의 오정렬이 상기 트랜지스터 디바이스의 폭을 감소시키게 되어 실효 트랜지스터 폭으로부터 중첩 공차가 제거되며,
    상기 트랜지스터 디바이스 형성 공정에서, 상기 게이트에 적용가능한 토폴로지의 부분을 확산 마스크 영역으로 사용하여 상기 바디 컨택트 영역을 고농도로 도핑하고, 상기 확산 마스크 영역 아래에 바디로의 바디 컨택트를 형성하며,
    상기 트랜지스터 디바이스의 소스 및 드레인 단자 사이에 게이트가 형성되어 있으며, 상기 게이트는 그 모든 단부에서 게이트 방향에 수직인 게이트 확장부를 구비하며, 그들 게이트 확장부는 상기 게이트 구조의 각 단부에서 바디 컨택트와 경계를 이루고 그 바디 컨택트와 접촉하는
    SOI 트랜지스터 제조 공정.
  8. SOI 트랜지스터를 제조하는 공정에 있어서,
    게이트에 의해 분리된 소스 및 드레인을 구비하되 상기 게이트가 상기 게이트와의 컨택트를 위해 폴리(poly)층으로 이루어진 바디 컨택트를 갖는, 트랜지스터를 형성하는 단계를 포함하며,
    활성 실리콘을 노출시키는 소정 형상의 필드 산화물 개구가 게이트 구조와 중첩하는 토폴로지로로 형성되어 있으며,
    상기 게이트 구조는 상기 소스 및 드레인을 분리시키고, 상기 소정 형상의 필드 산화물 개구 위의 직선상의 확장부 영역뿐만 아니라 상기 직선상의 확장부 영역에 수직한 영역을 포함하여 상기 트랜지스터의 게이트를 규정하고, 상기 게이트의 토폴로지를 위에서 바라보면, 상기 트랜지스터의 제 1 게이트 부분이 상기 제 1 게이트 부분의 제 2 미러 이미지 게이트 부분에 의해 미러링(mirrored)되고, 이에 의해, 제 1 방향에서의 오정렬이 상기 트랜지스터 디바이스의 폭을 증가시키고 상기 제 1 방향과 반대인 제 2 방향에서의 오정렬이 상기 트랜지스터 디바이스의 폭을 감소시키게 되어 실효 트랜지스터 폭으로부터 중첩 공차가 제거되며,
    상기 트랜지스터 디바이스 형성 공정에서, 상기 게이트에 적용가능한 토폴로지의 부분을 확산 마스크 영역으로 사용하여 상기 바디 컨택트 영역을 고농도로 도핑하고, 상기 확산 마스크 영역 아래에 바디로의 바디 컨택트를 형성하며,
    상기 게이트 구조가 도그 본 패턴을 가지며, 상기 디바이스의 상기 산화물 개구의 어느 한 측면으로의 어떠한 오정렬도 상기 디바이스의 반대쪽 측면에서 상쇄되는 SOI 트랜지스터 제조 공정.
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