KR100340001B1 - Apparatus for computation cyclic redundancy codes - Google Patents

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Abstract

본 발명은 CRC 계산시 병렬 처리 방식을 이용하므로써 CRC의 계산 속도를 높이고, 저속의 클럭으로도 CRC 계산이 가능토록 한 순회 용장 부호 계산 장치에 관한 것으로서, 이러한 본 발명은, CRC 계산시 복수 비트에 대한 CRC를 병렬로 계산하는 CRC 계산부, CRC 계산부에서 계산된 CRC와 입력 데이터중 하나를 외부의 선택 신호에 따라 선택하여 출력하는 선택기로 CRC 계산 장치를 구현함으로써, CRC 계산시 병렬 처리 방식을 이용하므로써 CRC의 계산 속도를 높일 수 있고, 병렬 처리이므로 저속의 클럭으로도 CRC 계산이 가능하다.The present invention relates to a circuit for redundancy code calculation that increases the speed of CRC calculation by using a parallel processing method when calculating CRC, and enables CRC calculation even at a low speed clock. The present invention relates to a plurality of bits when calculating CRC. CRC calculation unit that calculates the CRC in parallel and selects one of the CRC and input data calculated by the CRC calculation unit according to an external selection signal and outputs the CRC calculation unit. This speeds up the calculation of the CRC, and in parallel, the CRC can be calculated even with a slower clock.

Description

순회 용장 부호 계산장치{Apparatus for computation cyclic redundancy codes}Apparatus for computation cyclic redundancy codes}

본 발명은 순회 용장 부호(CRC) 계산에 관한 것으로, 좀 더 상세하게는 CRC 계산시 병렬 처리 방식을 이용하므로써 CRC의 계산 속도를 높이고, 저속의 클럭으로도 CRC 계산이 가능토록 한 순회 용장 부호 계산 장치에 관한 것이다.The present invention relates to a circuit redundancy code (CRC) calculation, and more particularly, a circuit redundancy code calculation that speeds up the calculation of the CRC by using a parallel processing method and calculates a CRC even with a low-speed clock. Relates to a device.

일반적으로 모든 통신 시스템은 데이터 전송의 신뢰성 확보를 위하여 CRC 또는 FEC를 사용한다. 대표적인 예로 현재 가장 많이 사용되고 있는 통신 프로토콜 인 TCP/IP, 인터넷은 물론 추후 통신 시스템에서 사용될 예정인 AAL에서도 CRC를사용한다.In general, all communication systems use CRC or FEC to ensure the reliability of data transmission. As a representative example, CRC is used in TCP / IP, the most widely used communication protocols, and the Internet, as well as AAL, which will be used in future communication systems.

주지한 바와 같은 통신 시스템에서 종래 CRC의 계산은, 소프트웨어 또는 하드웨적으로 이루어졌다.In the communication system as is well known, the calculation of the conventional CRC is done in software or hardware.

그 중에서 소프트웨어를 이용하여 CRC를 계산할 경우 많은 프로세싱을 하므로 마이크로 프로세서의 낭비가 심하다는 단점이 발생되어, 근래에는 주로 하드웨어적으로 CRC를 계산하는 추세이다.Among them, a large amount of processing is required when calculating the CRC using software, which causes a waste of microprocessors. Recently, the CRC is mainly calculated by hardware.

하드웨어적으로 CRC를 계산하는 가장 일반적이고 보편적인 방식은 쉬프트 레지스터를 이용한 방식으로 한 비트씩 계산을 한다. 이와 같은 방식은 시스템의 데이터 전송 속도가 낮은 시스템에서는 합리적이고 효율적인 방식이다.The most common and common way of calculating CRC in hardware is to use the shift register to calculate bit by bit. This is a reasonable and efficient method for systems with low data rates.

그러나 이러한 방식으로는 수 백Mbps ~ 수십 Gbps의 고속 데이터를 처리하기는 불가능하다. 왜냐하면 수 십Gbps의 데이터에 대해 기존의 방식과 같이 한 비트씩 CRC를 처리하려면 시스템의 클럭이 수십 Gbps를 처리하여야 한다.However, it is not possible to handle high-speed data of hundreds of Mbps to tens of Gbps in this way. Because if you want to process CRC bit by bit for tens of Gbps of data, the system clock must handle tens of Gbps.

그래서 데이터의 전송 속도가 높아질수록 일반적인 시스템에서는, 외부 라인 드라이버는 수십 Ghz에 동작하는 값 비싼 고속 소자를 사용하고, 그 이전 블록에서는 병렬로 처리한다.Thus, as the data transfer rate increases, in a typical system, the external line driver uses expensive high-speed devices operating at tens of Ghz, and in parallel in the previous block.

그러나 시스템의 병렬성이 증가할수록 설계상의 어려움이 증가된다. 저속 시스템에서 사용하는 직렬 방식은 설계가 용이하나 시스템의 클럭을 증가하는 데 한계가 있으므로, 고속 시스템에 이를 적용시키는 데에도 한계가 있다.However, as system parallelism increases, design difficulties increase. The serial method used in low speed systems is easy to design, but there is a limit to increase the clock of the system, so there is a limit to applying it to high speed systems.

따라서 본 발명은 CRC 계산시 병렬 처리 방식을 이용하므로써 CRC의 계산 속도를 높이고, 저속의 클럭으로도 CRC 계산이 가능토록 한 순회 용장 부호 계산 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a circuit redundancy code calculation device capable of increasing the CRC calculation speed by using a parallel processing method when calculating CRC, and enabling CRC calculation even with a low speed clock.

상기와 같은 목적을 달성하기 위한 본 발명은, 입력되는 CRC를 순차 쉬프트시키는 복수개의 레지스터, 상기 복수개의 레지스터중 최종단 레지스터의 출력에 따라 각 탭의 이득값을 설정하는 복수개의 이득 설정기, 및 상기 복수개의 이득 설정기에서 설정된 이득값과 상기 최종단 레지스터를 제외한 상기 복수개의 레지스터의 각 출력 신호를 선택적으로 배타적 논리합하고 그 결과치를 각 레지스터의 입력단에 전달하는 복수개의 배타적 논리합소자를 구비하여 상기 CRC 계산시 복수 비트에 대한 CRC를 병렬로 계산하는 CRC 계산부; 및상기 CRC 계산부에서 계산된 CRC와 입력 데이터중 하나를 외부의 선택 신호에 따라 선택하여 출력하는 선택기로 구성된 것을 특징으로 한다.The present invention for achieving the above object, a plurality of registers for sequentially shifting the input CRC, a plurality of gain setters for setting the gain value of each tap in accordance with the output of the last register of the plurality of registers, and And a plurality of exclusive logical sum elements for selectively exclusively ORing each output signal of the plurality of registers except the gain register set in the plurality of gain setters and the last stage register, and transferring the result to an input of each register. A CRC calculator configured to calculate CRCs for a plurality of bits in parallel during CRC calculation; And a selector configured to select and output one of the CRC and the input data calculated by the CRC calculator according to an external selection signal.

도 1은 본 발명에 의한 순회 용장 부호 계산 장치를 보인 도면이고,1 is a view showing a circuit redundancy code calculation device according to the present invention,

도 2는 도 1의 순회 용장 부호 계산부의 일 실시예를 보인 도면이다.FIG. 2 is a diagram illustrating an example of a circuit redundant redundancy calculator of FIG. 1.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100 : CRC 계산부100: CRC calculation unit

200 : 선택기200: selector

이하 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시 예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of the present invention according to the technical spirit as described above will be described in detail with reference to the accompanying drawings.

일반적으로 CRC의 계산 원리는,In general, the calculation principle of CRC is

code polynomial를 c(x), generator polynomial를 g(x), parity polynomial을 h(x)로 설정한 경우, c(x) = h(x) mod(g(x))가 된다.If code polynomial is set to c (x), generator polynomial is g (x), and parity polynomial is set to h (x), then c (x) = h (x) mod (g (x)).

여기서 c(x) - h(x) = 0 mod(g(x))이다.Where c (x)-h (x) = 0 mod (g (x)).

그러므로 데이터를 전송할 때 데이터를 송,수신하는 양단이 미리 g(x)를 알고, c(x)를 전송할 때 미리 정해진 규칙에 따라 c(x)와 h(x)를 함께 전송을 하면, 전송시에 발생한 오류를 검출할 수 있다. 즉, c(x) - h(x)를 g(x)로 나누어 나머지가 없으면, 전송시에는 에러가 없었고, 반대로 c(x) - h(x)를 g(x)로 나누어 나머지가 존재하면 전송시에 에러가 있었음을 확인할 수 있다.Therefore, if both ends of transmitting and receiving data know g (x) in advance and transmit c (x) together according to a predetermined rule when transmitting c (x), Error detected in can be detected. In other words, if c (x)-h (x) is divided by g (x) and there is no remainder, there is no error in transmission. On the contrary, if c (x)-h (x) is divided by g (x) and there is remainder, You can see that there was an error during transmission.

그러나 위의 식에서 알 수 있듯이 CRC의 계산에는 나눗셈이 들어가므로 연산이 복잡하다. 이와 같은 나눗셈을 수행하는 가장 단순한 방법은 쉬프트 레지스터를 이용하는 것이다.However, as can be seen from the above equation, the calculation of CRC is complicated because division involves calculation. The simplest way to do this division is to use the shift register.

그리고 CRC 계산의 연산 속도를 높이려면 한번에 여러 비트의 CRC를 동시에 계산하면 된다.In order to speed up the calculation of CRC calculation, CRC of several bits can be calculated at the same time.

즉, 본 발명은 기존과 같이 1비트씩 쉬프트하면서 CRC를 계산하지 않고, 한번에 여러 비트에 대한 CRC를 계산하는 방법을 제안한다. 이렇게 함으로써 시스템의 동작 주파수를 높인다.That is, the present invention proposes a method of calculating CRCs for several bits at once without shifting the CRC by one bit as in the prior art. This increases the operating frequency of the system.

이를 위해, c(x) = h(x) mod(g(x))에서 c(x), g(x), h(x)는 다항식을 나타낸다. 상기에서 c(x), g(x)가 주어졌을 때 h(x)를 구하는 것은 쉬프트 레지스터를 이용한다. C(x) = H(x) mod(G(x))를 수행한다. 여기서 C(x), H(x), G(x)는 행렬이다.For this purpose, c (x), g (x) and h (x) represent polynomials in c (x) = h (x) mod (g (x)). Given c (x) and g (x), obtaining h (x) uses a shift register. C (x) = H (x) mod (G (x)) Where C (x), H (x) and G (x) are matrices.

상기와 같이 한번에 여러 비트에 대한 CRC를 계산하기 위해서는 동기 클럭이 필요하다. 예를 들어, 한번에 8비트의 CRC를 처리한다면 n비트의 코드에 대한 CRC를 계산할 때, n/8클럭이 필요하다. 기존에는 쉬프트 레지스터 방식에서는 n+R클럭이 필요하다.As described above, a synchronous clock is required to calculate a CRC for several bits at once. For example, if you are processing an 8-bit CRC at a time, then you need n / 8 clocks to calculate the CRC for an n-bit code. In the shift register method, n + R clock is required.

첨부한 도면 도 1은 본 발명에 의한 CRC 계산 장치를 보인 도면이다.1 is a view showing a CRC calculation apparatus according to the present invention.

여기서, 참조부호 100은 CRC 계산시 복수 비트에 대한 CRC를 병렬로 계산하는 CRC 계산부를 나타내고, 참조부호 200은 상기 CRC 계산부(100)에서 계산된 CRC와 입력 데이터중 하나를 외부의 선택 신호에 따라 선택하여 출력하는 선택기를 나타낸다.Here, reference numeral 100 denotes a CRC calculator that calculates CRCs for a plurality of bits in parallel when calculating CRC, and reference numeral 200 denotes one of the CRC calculated by the CRC calculator 100 and input data to an external selection signal. Accordingly, the selector to select and output is shown.

이와 같이 구성된 본 발명은, CRC 계산부(100)에서 병렬로 복수개의 CRC를 동시에 계산하고, 선택기(200)에서 외부 선택 신호에 따라 입력되는 사용자 데이터 또는 상기 CRC 계산부(100)의 출력 데이터를 선택하여 출력하게 된다.According to the present invention configured as described above, the CRC calculation unit 100 simultaneously calculates a plurality of CRCs in parallel, and selects the user data inputted according to an external selection signal from the selector 200 or output data of the CRC calculation unit 100. Select and print.

예를 들어, 상기 CRC 계산부(100)에 입력되는 데이터가 n비트의 IAn이고, 피이드백 되는 데이터가 IBr이라고 하면, 출력되는 On은 (IBr*xn+IAn)/G의나머지이다.For example, if the data input to the CRC calculation unit 100 is n-bit IAn and the feedback data is IBr, the output On is the rest of (IBr * x n + IAn) / G.

여기서 모든 다항식의 계수들은 모듈로2의 연산을 한다.Here, the coefficients of all polynomials are modulo 2 operations.

예를 들어, x+x=0, x2+x2= 0*x2= 0이 된다.For example, x + x = 0, x 2 + x 2 = 0 * x 2 = 0.

본 발명에서 n = r이다.In the present invention n = r.

따라서 On = IBn + 나머지(IAn*xn)/G)이다.Thus On = IBn + remainder (IAn * x n ) / G).

여기서 IAn/G를 나누기가 없는 연산으로 수행할 수 있다. 즉, x2n을 G로 나누었을 때 나머지를 G(n), x2n-1를 G로 나누었을 때의 나머지를 G(n_1), xn을 G로 나누었을때의 나머지를 G(0)라 하면,Here IAn / G can be performed by an operation without division. That is, when x 2n is divided by G, the remainder is G (n), x 2n-1 is divided by G, G (n_1), and when n is divided by G, G (0) Say,

IAn/G의 나머지는이다.The rest of IAn / G to be.

따라서 Qn = IBn +이며, 이러한 방법으로 나눗셈 없이 CRC를 계산할 수 있다.Thus Qn = IBn + In this way, CRC can be calculated without division.

첨부한 도면 도 2는 상기 CRC 계산부(100)의 CRC 계산을 위한 내부 구성도이다.2 is an internal configuration diagram for calculating the CRC of the CRC calculator 100.

여기서, 참조부호 10 ~ 10+n은 입력되는 CRC를 순차 쉬프트시키는 복수개의 레지스터를 나타내고, 참조부호 20 ~ 20+n은 상기 복수개의 레지스터중 최종단 레지스터의 출력에 따라 각 탭의 이득값을 설정하는 복수개의 이득 설정기를 나타내고, 참조부호 30 ~ 30+n은 상기 복수개의 이득 설정기에서 설정된 이득값과 상기 최종단 레지스터를 제외한 상기 복수개의 레지스터의 각 출력 신호를 선택적으로배타적 논리합하고 그 결과치를 각 레지스터의 입력단에 전달하는 복수개의 배타적 논리합소자를 나타낸다.Here, reference numerals 10 to 10 + n denote a plurality of registers for sequentially shifting the input CRC, and reference numerals 20 to 20 + n set the gain value of each tap according to the output of the last register among the plurality of registers. A plurality of gain setters, wherein reference numerals 30 to 30 + n designate an exclusive OR of the gain values set by the plurality of gain setters and each output signal of the plurality of registers except for the last stage register and the result value. Represents a plurality of exclusive logical sum elements that are delivered to the input of each register.

이와 같이 구성된 CRC 계산부(100)는 최종 레지스터(10+n)의 출력이 피이드백되어 복수개의 이득 설정기(20 ~ 20+n)로 입력되고, 복수개의 이득 설정기(20 ~ 20+n)는 그 입력되는 값에 따라 각 탭의 이득을 설정한다.The CRC calculator 100 configured as described above feeds the output of the last register 10 + n and is input to the plurality of gain setters 20 to 20 + n, and the plurality of gain setters 20 to 20 + n. ) Sets the gain of each tap according to its input value.

그리고 복수개의 레지스터의 각 레지스터 사이에 존재하는 복수개의 배타적 논리합소자(30 ~ 30n)는 상기 복수개의 이득 설정기에서 설정되는 이득과 전단 레지스터의 출력을 배타적 논리합하여 그 결과치를 후단 레지스터에 전달해주는 방식으로 n비트의 CRC를 한번에 처리하게 된다.The plurality of exclusive logical sum elements 30 to 30n existing between the registers of the plurality of registers exclusively OR the outputs of the gains and the front end registers set by the plurality of gain setters and transfer the result values to the subsequent registers. N bits of CRC are processed at one time.

이상에서 상술한 본 발명 ' CRC 계산 장치 '에 따르면, CRC 계산시 병렬 처리 방식을 이용하므로써 CRC의 계산 속도를 높일 수 있고, 병렬 처리이므로 저속의 클럭으로도 CRC 계산이 가능한 이점이 있다.According to the above-described 'CRC calculation device' of the present invention, the CRC calculation speed can be increased by using a parallel processing method when calculating CRC, and since the parallel processing, CRC calculation can be performed even at a low speed clock.

Claims (3)

CRC 계산 장치에 있어서,In the CRC calculation device, 입력되는 CRC를 순차 쉬프트시키는 복수개의 레지스터, 상기 복수개의 레지스터중 최종단 레지스터의 출력에 따라 각 탭의 이득값을 설정하는 복수개의 이득 설정기, 및 상기 복수개의 이득 설정기에서 설정된 이득값과 상기 최종단 레지스터를 제외한 상기 복수개의 레지스터의 각 출력 신호를 선택적으로 배타적 논리합하고 그 결과치를 각 레지스터의 입력단에 전달하는 복수개의 배타적 논리합소자를 구비하여 상기 CRC 계산시 복수 비트에 대한 CRC를 병렬로 계산하는 CRC 계산부; 및A plurality of registers for sequentially shifting the input CRC, a plurality of gain setters for setting gain values of respective taps according to outputs of the last register among the plurality of registers, and a gain value set in the plurality of gain setters and the Comprising a plurality of exclusive logical sum elements for selectively ORing each output signal of the plurality of registers except the last stage register and passing the result to the input terminal of each register to calculate CRCs for multiple bits in parallel when calculating the CRC. CRC calculation unit; And 상기 CRC 계산부에서 계산된 CRC와 입력 데이터중 하나를 외부의 선택 신호에 따라 선택하여 출력하는 선택기로 구성된 것을 특징으로 하는 순회 용장 부호 계산장치.And a selector for selecting and outputting one of the CRC and the input data calculated by the CRC calculator according to an external selection signal. 삭제delete 제 1 항에 있어서, 상기 복수개의 배타적 논리합소자는, 처음 배타적 논리합소자는 상기 복수개의 레지스터중 최초 레지스터의 전단에 구비되고, 상기 복수개의 배타적 논리합소자중 최종 배타적 논리합소자는 상기 복수개의 레지스터중 최종 레지스터의 바로 전단에 구비되고, 나머지 배타적 논리합소자는 상기 최초 레지스터와 상기 최종 레지스터의 바로 이전 레지스터 사이사이에 구비되는 것을 특징으로 하는 순회 용장 부호 계산장치.The method of claim 1, wherein the plurality of exclusive logical sum elements, the first exclusive logical sum elements are provided in front of the first register of the plurality of registers, and the final exclusive logical sum elements of the plurality of exclusive logic sum elements are the last of the plurality of registers. And a remaining exclusive logical element is provided between the first register and the immediately preceding register of the last register.
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