KR100339424B1 - DRAM Cell - Google Patents
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Abstract
본 발명은 리프세시 타임을 개선하는데 적당한 DRAM 셀에 관한 것으로서, 일방향으로 형성되는 워드라인과, 상기 워드라인과 직교하는 방향으로 교차하면서 형성되는 비트라인과, 상기 워드라인에 게이트 연결되고 상기 비트라인에 소오스가 연결되는 셀 트랜지스터와, 상기 셀 트랜지스터 드레인과 전압단의 사이에 연결되어 형성되는 셀 캐패시터와, 상기 셀 캐패시터와 워드라인 사이에 형성되는 표유 캐패시터를 포함하여 구성됨을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a DRAM cell suitable for improving a leaf time, comprising: a word line formed in one direction, a bit line formed intersecting in a direction orthogonal to the word line, and gate-connected to the word line; And a cell capacitor connected to the source, a cell capacitor formed between the cell transistor drain and the voltage terminal, and a stray capacitor formed between the cell capacitor and the word line.
Description
본 발명은 디램 셀(DRAM cell)에 관한 것으로서, 리프레쉬 타임(refreshtime)을 개선하는데 적당한 DRAM 셀에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to DRAM cells, and to DRAM cells suitable for improving refresh time.
일반적으로 메모리(memory)는 기억소자이므로 데이터를 기억(저장)할 수 있는 장치와 이곳으로 외부의 데이터를 실어오거나 기억된 데이터를 외부로 실어내는 장치로 크게 나누어 볼 수 있다.In general, a memory is a memory device, and thus a memory device may be classified into a device capable of storing (storing) data and a device that loads external data into or loads stored data externally.
데이터를 전달하는 장치를 주변 회로라 하며 저장 장치를 셀 어레이(cell array)라 부르는데 셀 어레이는 단위 기억 소자(인간의 단위 기억 세포와 유사)들이 매트릭스(matrix) 형태로 모여있는 집합체이다.A device that transfers data is called a peripheral circuit and a storage device is called a cell array. A cell array is a collection of unit memory elements (similar to human unit memory cells) in a matrix form.
한편, 상기 단위 기억 소자는 소자 수, 배선 수 및 소요 면적이라는 측면에서 우수한 1개의 캐패시터(capacitor)(이하, 셀 캐패시터 라고 함)와 1개의 MOS 트랜지스터(transistor)(이하, 셀 트랜지스터라고 함)로 구성된다.Meanwhile, the unit memory device includes one capacitor (hereinafter referred to as a cell capacitor) and one MOS transistor (hereinafter referred to as a cell transistor) which are excellent in terms of the number of devices, the number of wirings, and the required area. It is composed.
이하, 첨부된 도면을 참고하여 종래의 DRAM 셀을 설명하면 다음과 같다.Hereinafter, a conventional DRAM cell will be described with reference to the accompanying drawings.
도 1은 종래의 DRAM 셀을 나타낸 등가회로도이다.1 is an equivalent circuit diagram showing a conventional DRAM cell.
도 1에 도시한 바와 같이, 일방향으로 구성되는 워드라인(WL)과, 상기 워드라인(WL)과 수직한 방향으로 구성되는 비트라인(BL)과, 상기 워드라인(WL)에 게이트가 연결되고 드레인(또는 소오스)은 비트라인(BL) 라인에 연결되며 소오스(또는 드레인)는 플레이트 전압(Plate voltage)단에 연결되는 셀 트랜지스터(11)와, 상기 플레이트 전압단과 셀 트랜지스터(11)의 소오스(또는 드레인) 사이에 구성되는 셀 캐패시터(12)를 포함하여 구성된다.As shown in FIG. 1, a word line WL configured in one direction, a bit line BL configured in a direction perpendicular to the word line WL, and a gate are connected to the word line WL. A drain (or source) is connected to a bit line (BL) line and a source (or drain) is connected to a plate voltage terminal. The cell transistor 11 is connected to a source of the plate voltage terminal and the cell transistor 11. Or a cell capacitor 12 configured between the drains).
여기서 상기 셀 캐패시터(12)는 셀 트랜지스터(11)의 소오스(또는 드레인)에 스트로지 노드(storage node)가 연결되고 플레이트 전극에 플레이트 전압단이 연결된다.The cell capacitor 12 has a storage node connected to the source (or drain) of the cell transistor 11 and a plate voltage terminal connected to the plate electrode.
즉, 종래의 DRAM 셀은 워드라인(WL)과 비트라인(BL)에 1개의 셀 트랜지스터(11)와 셀 캐패시터(12)가 연결되어 구성된다.That is, in the conventional DRAM cell, one cell transistor 11 and a cell capacitor 12 are connected to the word line WL and the bit line BL.
한편, 상기 워드라인(WL)은 셀 트랜지스터(11)를 인에이블(enable)시키는 신호라인으로 어드레스 코딩(address coding)에 의해 워드 라인 드라이버(도시되지 않음)로부터 출력된다.Meanwhile, the word line WL is a signal line that enables the cell transistor 11 and is output from a word line driver (not shown) by address coding.
그리고 상기 비트라인(BL)은 워드라인(WL)이 인에이블된 이후 셀 캐패시터(12)에서 나온 신호를 감지하여 센스 앰프(sense amp)(도시되지 않음)에서 증폭할 수 있도록 연결된 신호라인이다.The bit line BL is a signal line connected to sense a signal from the cell capacitor 12 after the word line WL is enabled and to amplify it in a sense amplifier (not shown).
상기 셀 트랜지스터(11)의 벌크 바이어스(bulk bias)는 전원단(VBB)(도시되지 않음)에 연결되어 있다. 상기 VBB는 0V의 값을 갖는 그라운드 전압(VSS)보다 낮은 값을 갖게 된다.The bulk bias of the cell transistor 11 is connected to a power supply terminal VBB (not shown). The VBB has a value lower than the ground voltage VSS having a value of 0V.
상기 셀 캐패시터(12)는 플레이트 전압단에 양쪽 노드가 각각 연결되어 있다. 상기 플레이트 전압은 비트라인 전압(VDD)의 절반 값을 갖게 되도록 설정되어 있다.The cell capacitor 12 has both nodes connected to the plate voltage terminal. The plate voltage is set to have a half value of the bit line voltage VDD.
이로 인하여 스토리지 노드(SN)가 "High"(=VDD)나 "Low"(=VSS)의 값을 가지는 경우에 동일하게 셀 캐패시터(12)에 스트레스(stress)를 줄뿐만 아니라, 센싱 스피드(sensing speed)로 비슷하게 가져 갈 수 있게 된다.As a result, when the storage node SN has a value of "High" (= VDD) or "Low" (= VSS), not only the stress is applied to the cell capacitor 12, but also the sensing speed is sensed. speed can be taken similarly.
상기 워드라인(WL)은 디져블(disable) 시에는 VSS, 엑티브(active)시에는 VPP의 전압을 갖는다.The word line WL has a voltage of VSS when it is disabled and VPP when it is active.
상기 비트라인(BL)은 1/2 VDD인 VBLP로 프리차지(precharge)되어 있다가 센스 앰프 동작시에 VDD와 VSS로 벌어지게 된다.The bit line BL is precharged to VBLP of 1/2 VDD and then spread to VDD and VSS during a sense amplifier operation.
상기와 같이 하나의 셀 트랜지스터(11)와 하나의 셀 캐패시터(12)로 구성되는 종래의 DRAM 셀에서 워드라인(WL)이 디져블되면 고립된 셀 캐패시터(12)에 전하의 형태로 데이터가 저장되는데, 누설 전류(leakage current)에 의해 저장된 데이터가 외부로 소멸되어 리프레시가 필요하게 된다.In the conventional DRAM cell including one cell transistor 11 and one cell capacitor 12 as described above, when the word line WL is deserialized, data is stored in the isolated cell capacitor 12 in the form of charge. The data stored by the leakage current is extinguished to the outside and needs to be refreshed.
상기 리프레시 전류는 크게 4가지 형태로 나누어지는데 스토리지 노드(SN) 접합 전류, 셀 캐패시터(12)의 불완전성에 기인한 누설전류, GIDL(Gate Induced Drain Leakage), 셀 트랜지스터(11)의 기판 문턱전압 전류(subthreshold current)가 있다.The refresh current is largely divided into four types: the leakage current due to the storage node (SN) junction current, the incompleteness of the cell capacitor 12, the gate induced drain leakage (GIDL), and the substrate threshold voltage current of the cell transistor 11. (subthreshold current)
이 중 가장 큰 팩터(factor)로 작용하는 누설 전류는 스토리지 노드 접합 전류로서, 스토리지 노드가 연결된 N-도프트 물질(material)과 P-기판 사이의 접합에서 리버스 바이어스(reverse bias)에 의한 발생 전류(generation current)와 디펙트(defect)로 인한 누설 전류로 나뉘어 진다.The largest leakage factor is the storage node junction current, which is the current generated by reverse bias at the junction between the N-doped material and the P-substrate to which the storage node is connected. It is divided into leakage current due to (generation current) and defect.
상기 발생 전류는 벌크와 스토리지 노드 사이의 전압차(VB)의 지수(exponential) 함수로서 의존하게 된다.The generated current will depend on the exponential function of the voltage difference V B between the bulk and the storage node.
도 2는 셀 트랜지스터의 누설 전류 특성을 나타낸 그래프이다.2 is a graph illustrating leakage current characteristics of a cell transistor.
도 2에 도시한 바와 같이, 스토리지 노드 접합(SN-JN) 누설 전류가 캐패시터(12)의 불완전성에 기인한 누설 전류(NO)에 비해 여러 오더(order) 큼을알 수 있다.As shown in FIG. 2, it can be seen that the storage node junction (SN-JN) leakage current is several orders larger than the leakage current NO due to the imperfection of the capacitor 12.
도 3은 드레인-기판 다이오드를 통한 스토리지 노드에서의 누설 전류를 나타낸 등가회로도이다.3 is an equivalent circuit diagram illustrating leakage current at the storage node through the drain-substrate diode.
도 3에 도시한 바와 같이, 수학식 1과 수학식 2로 보면, 발생 전류와 스토리지 노드에서의 디스차지 비(discharge rate)는 기판(substrate)에 대한 스토리지 노드에서의 전압인 VB에 의존하게 된다. 따라서 디스차아지 비로부터 리프레시 타임(tREF)은 누설 전류에 반비례하므로 VB가 증가함에 따라 감소하게 된다(VB＜ 0).As shown in Equation 1 and Equation 2, the generated current and the discharge rate at the storage node depend on the voltage V B at the storage node with respect to the substrate. do. Therefore, since the refresh time tREF from the discharge ratio is inversely proportional to the leakage current, the refresh time tREF decreases as V B increases (V B <0).
도 4는 종래의 DRAM 셀의 리프레시 동작을 나타낸 파형이다.4 is a waveform showing a refresh operation of a conventional DRAM cell.
도 4에 도시한 바와 같이, 워드라인(WL)이 턴-온(turn-on)되기 전에는 셀 스토리지 노드(cell storage node)의 전압은 VDD로 잡혀 있고, 비트라인쌍(BL, BL*)의 전압(Vbl, Vbl*)은 VBLP로 프리차아지 되어 있다. 타임(=tWL)에서 워드라인(WL) 전압이 VBLP + Vt(Vt=트랜지스터의 문턱전압)를 넘게 되면 셀 트랜지스터(11)가 "ON"되어 비트라인과 스토리지 노드간의 전하 분배(charge sharing)가 발생하고 일정한 시간이 경과한 후 두 전압은 동일 전위를 갖게 된다.As shown in FIG. 4, before the word line WL is turned on, the voltage of the cell storage node is set to VDD, and the voltage of the bit line pair BL and BL * is changed. The voltages Vbl and Vbl * are precharged to VBLP. When the word line WL voltage exceeds VBLP + Vt (Vt = threshold voltage of the transistor) at time t =, the cell transistor 11 is turned “ON” to allow charge sharing between the bit line and the storage node. After a certain time, the two voltages have the same potential.
이때 이 전압과 리프레시 비트라인 전압과의 차를 보통 △V로 표시하게 된다. 이 전압은 셀 캐패시터(12) 및 비트라인 캐패시터(CB), 스토리지 노드(SN) 전압 그리고 VBLP에 의존하게 된다.In this case, the difference between the voltage and the refresh bit line voltage is usually expressed as ΔV. This voltage will depend on the cell capacitor 12 and the bit line capacitor C B , the storage node SN voltage and the VBLP.
일정 시간이 지난 후 센스 앰프(Sense Amp)에 의해 △V는 증폭되어 셀 캐패시터(12)에는 VDD 레벨의 전압으로 충전이 되어 한 번의 리프레시가 이루어진다.After a predetermined time, ΔV is amplified by a sense amplifier, and the cell capacitor 12 is charged to a voltage having a VDD level, thereby performing one refresh.
워드라인 전압이 Vt보다 낮은 전압으로 떨어지게 되면 셀 트랜지스터(11)가 "OFF"가 되고, 셀 캐패시터(12)는 다시 고립되어 데이터 보존을 시작하게 된다.When the word line voltage drops to a voltage lower than Vt, the cell transistor 11 is turned "OFF", and the cell capacitor 12 is isolated again to start data preservation.
데이터 보존의 초기에 VDD로 충전되었던 스토리지 노드(SN)는 벌크(bulk)와 스토리지 노드(SN) 사이의 전압차인 VB가 크기 때문에 디플레이션 영역에서의 누설 전류로 인해 시간이 지남에 따라 VDD 보다 낮은 레벨로 떨어지게 된다.The storage node SN, which was charged with VDD at the beginning of data retention, has a lower voltage than VDD over time due to leakage current in the deflation region because the voltage difference V B between the bulk and the storage node SN is large. Will fall to the level.
따라서 리프레시 동작시 누설 전류에 의해 스토리지 노드(SN)에서의 전압 강하로 인한 리드 페일(read fail)이 일어나지 않도록 주기적으로 전하(charge)를 복원(restore)시켜 주어야 한다(A).Therefore, during the refresh operation, the charge must be periodically restored so that read fail does not occur due to a voltage drop at the storage node SN due to leakage current.
스토리지 노드(SN)가 VSS로 충전(charging)되어 있는 경우엔 VDD로 충전(charging)되어 있는 경우에 비해 기억(retention)구간에서의 누설 전류가 적게 흐르게 된다.When the storage node SN is charged with VSS, less leakage current flows in the retention period than when charged with VDD.
스토리지 노드(SN)에서 전압은 WL이 VSS인 경우 VSS로 충전(charging)되어 있다가 WL이 Vt를 넘어서게 되면 전하 분담(charge sharing)이 일어나서 일정시간이 경과한 후 비트라인 전압과 같아지게 된다.In the storage node SN, the voltage is charged to VSS when WL is VSS, but when WL exceeds Vt, charge sharing occurs and becomes equal to the bit line voltage after a predetermined time.
그 이후 센스앰프에 증폭이 시작되면 스토리지 노드(SN) 전압은 VSS로 떨어지게 된다(B).After that, when the amplification of the sense amplifier starts, the storage node (SN) voltage drops to VSS (B).
스트로지 노드(SN) 전압이 VDD인 경우, NMOS 트랜지스터(11)의 소오스는 VBLP의 전압을 가진 비트라인쪽 노드가 된다. 이에 반해 SN전압 VSS인 경우, NMOS 트랜지스터(11)의 소오스는 스트로지 노드(SN) 쪽이 되고, 드레인은 VBLP의 전압을 가진 비트라인 쪽 노드가 된다.When the storage node SN voltage is VDD, the source of the NMOS transistor 11 becomes a bit line side node having a voltage of VBLP. In contrast, in the case of the SN voltage VSS, the source of the NMOS transistor 11 becomes the storage node SN and the drain becomes the bit line node having the voltage of VBLP.
따라서 바디 이펙트(Body effect)에 의해 SN 전압이 VDD인 경우 셀 트랜지스터는 커지게 되고 이로 인해 워드라인이 VPP로 올라감에 따라 비트라인에서의 디벨롭 스피드(develop speed)는 스트로지 노드(SN)가 VSS인 경우에 비해 늦어지게 된다.Therefore, when the SN voltage is VDD due to the body effect, the cell transistor becomes large. As a result, as the wordline rises to VPP, the development speed in the bitline is increased by the storage node SN. It is later than the case of VSS.
그러나 상기와 같은 종래의 DRAM 셀에 있어서 다음과 같은 문제점이 있었다.However, there are the following problems in the conventional DRAM cell as described above.
즉, 데이터 기억의 초기에 VDD로 충전되었던 스토리지 노드(SN)는 벌크와 스토리지 노드 사이의 전압차인 VB가 크므로 디플레이션 영역에서의 누설 전류로 인해 시간이 지남에 따라 VDD보다 낮은 레벨로 떨어지게 되어, 결국 리프레시 타임의 단축을 초래한다. 리프레시 타임의 단축은 로우 파워 제품에 있어서는 상당히 불리하게 작용한다. 따라서 데이터 기억 구단에서의 VB를 줄이게 되면 디플레이션 영역에서의 발생 전류로 인한 누설 전류의 감소를 가져올 수 있다.That is, since the storage node SN, which was charged with VDD at the beginning of data storage, has a large voltage difference V B between the bulk and the storage node, the storage node SN drops to a level lower than VDD over time due to leakage current in the deflation region. This will result in a shortening of the refresh time. Shortening the refresh time is a significant disadvantage for low power products. Therefore, if V B in the data storage stage is reduced, leakage current due to generated current in the deflation region can be reduced.
만약 스토리지 노드 전압을 낮춘다면 △V가 작아짐으로 인해 센스 앰프에서 증폭시 스피드 지연의 문제를 초래하게 된다.If the storage node voltage is lowered, ΔV becomes smaller, which causes a problem of speed delay in amplifying the sense amplifier.
또한, 노이즈(noise), 알파 입자(alpha particle)에 의한 △V 마진 확보가 어려워지기 때문에 페일(fail) 가능성은 높아지게 된다. 따라서, 저전력, 고속 제품에서는 데이터 기억 구간에서 스토리지 노드 전압을 낮추어 누설 전류 감소 및 이로 인한 리프레시 타임 증가가 필요하며, △V 감소로 인한 페일 가능성 및 스피드 지연에 대한 대책이 필요하다.In addition, since it is difficult to secure the ΔV margin due to noise and alpha particles, the possibility of failing becomes high. Therefore, low-power, high-speed products need to reduce the storage node voltage in the data storage section to reduce leakage current and thereby increase the refresh time. In addition, countermeasures for failing and speed delay due to ΔV reduction are necessary.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 워드라인과 스토리지 노드 사이의 표유(stray) 용량을 이용하여 워드라인 페일시 스토리지 노드의 전압 상하를 통해 데이터 기억 구간에서는 기판과 스토리지 노드 사이의 누설 전류를 줄이고 엑티브 구간에서는 워드라인의 전압 상승을 이용하여 스토리지 노드 전압을 상승시켜 △V를 종래와 동일 레벨로 유지하게 함으로서 스피드의 저하를 방지하도록 한 DRAM 셀을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems. The substrate and the storage node are stored in the data storage period through the voltage up and down of the storage node during the word line fail using the stray capacity between the word line and the storage node. It is an object of the present invention to provide a DRAM cell which reduces the leakage current between and prevents a decrease in speed by increasing the storage node voltage by increasing the voltage of the word line to maintain ΔV at the same level as in the prior art. .
도 1은 종래의 디램 셀을 나타낸 등가 회로도1 is an equivalent circuit diagram showing a conventional DRAM cell
도 2는 셀 트랜지스터의 누설 전류 특성을 나타낸 그래프2 is a graph illustrating leakage current characteristics of a cell transistor.
도 3은 종래의 드레인-기판 다이오드를 통한 스토리지 노드에서의 누설 전류를 설명하기 위한 등가회로도3 is an equivalent circuit diagram illustrating a leakage current at a storage node through a conventional drain-substrate diode.
도 4는 종래의 DRAM 셀의 리프레시 동작을 나타낸 파형4 is a waveform illustrating a refresh operation of a conventional DRAM cell.
도 5는 본 발명에 의한 DRAM 셀을 나타낸 등가회로도5 is an equivalent circuit diagram showing a DRAM cell according to the present invention.
도 6은 본 발명에 의한 드레인-기판 다이오드를 통한 스토리지 노드에서의 누설 전류를 설명하기 위한 등가회로도6 is an equivalent circuit diagram illustrating a leakage current at a storage node through a drain-substrate diode according to the present invention.
도 7은 본 발명에 의한 DRAM 셀의 동작 특성을 나타낸 파형도7 is a waveform diagram showing operation characteristics of a DRAM cell according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21 : 셀 트랜지스터 22 : 셀 캐패시터21: cell transistor 22: cell capacitor
23 : 표유 캐패시터23: stray capacitor
상기와 같은 목적을 달성하기 위한 본 발명에 의한 DRAM 셀은 일방향으로 형성되는 워드라인과, 상기 워드라인과 직교하는 방향으로 교차하면서 형성되는 비트라인과, 상기 워드라인에 게이트 연결되고 상기 비트라인에 소오스가 연결되는 셀 트랜지스터와, 상기 셀 트랜지스터 드레인과 전압단의 사이에 연결되어 형성되는 셀 캐패시터와, 상기 셀 캐패시터와 워드라인 사이에 형성되는 표유 캐패시터를 포함하여 구성됨을 특징으로 한다.According to an aspect of the present invention, a DRAM cell includes a word line formed in one direction, a bit line formed while crossing in a direction orthogonal to the word line, and a gate line connected to the word line and connected to the bit line. And a cell capacitor connected to a source, a cell capacitor formed between the cell transistor drain and the voltage terminal, and a stray capacitor formed between the cell capacitor and the word line.
이하, 첨부된 도면을 참고하여 본 발명에 의한 DRAM 셀을 상세히 설명하면 다음과 같다.Hereinafter, a DRAM cell according to the present invention will be described in detail with reference to the accompanying drawings.
도 5는 본 발명에 의한 DRAM 셀을 나타낸 등가회로도이다.5 is an equivalent circuit diagram illustrating a DRAM cell according to the present invention.
도 5에 도시한 바와 같이, 일 방향의 워드라인(WL)과, 상기 워드라인(WL)과 직교하는 방향으로 교차하는 비트라인(BL)과, 상기 워드라인(WL)에 게이트 연결되고 상기 비트라인(BL)에 소오스(또는 드레인)가 연결되는 셀 트랜지스터(21)와, 상기 셀 트랜지스터(21)의 드레인(또는 소오스)과 플레이트 전압(Plate Voltage)단에 연결되는 셀 캐패시터(22)와, 상기 셀 캐패시터(22)와 워드라인(WL)에 연결되는 표유 캐패시터(23)를 포함하여 구성된다.As shown in FIG. 5, a word line WL in one direction, a bit line BL intersecting in a direction orthogonal to the word line WL, and a gate connected to the word line WL are gated. A cell transistor 21 having a source (or drain) connected to the line BL, a cell capacitor 22 connected to a drain (or source) and a plate voltage terminal of the cell transistor 21, And a stray capacitor 23 connected to the cell capacitor 22 and the word line WL.
여기서 상기 표유 캐패시터(23)는 셀 캐패시터(22)의 스토리지 노드(SN)에 스토리지 노드(SN)가 연결되고 상기 워드라인(WL)에 플레이트 노드가 연결되고, 상기 셀 캐패시터(22)의 플레이트 노드는 플레이트 전압단에 연결된다.Here, the stray capacitor 23 has a storage node SN connected to a storage node SN of a cell capacitor 22, a plate node connected to the word line WL, and a plate node of the cell capacitor 22. Is connected to the plate voltage terminal.
한편, 워드라인(WL)은 셀 트랜지스터(21)를 인에이블 시키는 신호라인으로 어드레스 코딩에 의해 워드라인 드라이버(도시되지 않음)로부터 출력된다.Meanwhile, the word line WL is a signal line for enabling the cell transistor 21 and is output from the word line driver (not shown) by address coding.
상기 비트라인(BL)은 워드라인(WL)이 인에이블된 이후 셀 캐패시터(22)에서 나온 신호를 감지하여 센스 앰프(도시되지 않음)에 증폭할 수 있도록 연결된 신호라인이다.The bit line BL is a signal line connected to sense a signal from the cell capacitor 22 after the word line WL is enabled and to amplify it to a sense amplifier (not shown).
그리고 상기 셀 캐패시터(22)의 벌크 바이어스는 VBB에 연결되어 있다. VBB는 0V의 값을 갖는 그라운드전압인 VSS보다 낮은 값을 갖게 된다.The bulk bias of the cell capacitor 22 is connected to VBB. VBB has a value lower than VSS, a ground voltage having a value of 0V.
상기 셀 캐패시터(22)는 스토리지 노드와 플레이트 전압단에 양쪽 노드가 각각 연결되어 있고, 상기 워드라인(WL)과 셀 캐패시터(22)의 스토리지 노드(SN) 사이의 표유 용량을 이용하여 구성한 표유 캐패시터(23)는 워드라인(WL)과 스토리지 노드에 각각 양쪽 노드가 각각 연결되어 있다.The cell capacitor 22 has both nodes connected to the storage node and the plate voltage terminal, and a stray capacitor configured by using stray capacitance between the word line WL and the storage node SN of the cell capacitor 22. 23, both nodes are connected to the word line WL and the storage node, respectively.
한편, 상기 플레이트 전압은 비트라인 전압(VDD)의 절반 값을 갖게 되도록 설정되어 있다. 이로 인해 스토리지 노드가 High(=VDD)나 Low(=VSS)의 값을 가지는 경우에 동일하게 셀 캐패시터에 스트레스를 줄 뿐만 아니라, 센싱 스피드로 비슷하게 가져올 수 있게 된다.On the other hand, the plate voltage is set to have a half value of the bit line voltage VDD. This not only stresses the cell capacitors when the storage node has a high (= VDD) or low (= VSS) value, but also brings similar sensing speeds.
상기 워드라인(WL)은 디져블시에는 그라운드 전압(VSS), 엑티브시에는 VPP 전압(VDD 전압보다 높은 고전압)을 갖는다. 상기 비트라인(BL)은 1/2 VDD인 비트라인 프리 차지 전압(VBLP)으로 프리차지 되어 있다가 센스 앰프 동작시에서 VDD와 VSS로 벌어지게 된다.The word line WL has a ground voltage VSS when dimmable and a VPP voltage (high voltage higher than VDD voltage) when active. The bit line BL is precharged with a bit line precharge voltage VBLP of 1/2 VDD, and then spreads to VDD and VSS during a sense amplifier operation.
도 6은 본 발명에 의한 드레인-기판 다이오드를 통한 스토리지 노드에서의 누설 전류를 설명하기 위한 등가회로도이다.6 is an equivalent circuit diagram illustrating a leakage current at the storage node through the drain-substrate diode according to the present invention.
도 6에 도시한 바와 같이, 종래 기술과는 다르게 스토리지 노드(SN)는 셀 캐패시터(22)의 한쪽 노드 및 표유 캐패시터(23)의 한쪽 노드에 동시에 연결되어 있다. 표유 캐패시터(23)는 워드라인(WL)과 스토리지 노드(SN) 사이의 표유 용량을 이용하여 만들어진다.As shown in FIG. 6, unlike the prior art, the storage node SN is simultaneously connected to one node of the cell capacitor 22 and one node of the stray capacitor 23. The stray capacitor 23 is made using stray capacity between the word line WL and the storage node SN.
본 발명은 의도적으로 기생 캐패시터인 표유 캐패시터(23)를 이용하여 기억 구간에서는 스토리지 노드(SN)의 전압 강하를 통해 기판과 스토리지 노드(SN) 사이의 누설 전류를 줄여 주고, 엑티브 구간에서는 워드라인(WL)의 전압 상승을 이용하여 스토리지 노드(SN) 전압을 상승시켜 스피드 로스(speed loss)를 줄여준다.The present invention intentionally reduces the leakage current between the substrate and the storage node SN through the voltage drop of the storage node SN in the storage section using the stray capacitor 23 which is a parasitic capacitor. The voltage rise of WL is used to increase the storage node (SN) voltage to reduce speed loss.
도 7은 본 발명에 의한 DRAM 셀의 동작 특성을 나타낸 파형도이다.7 is a waveform diagram showing the operating characteristics of a DRAM cell according to the present invention.
도 7에 도시한 바와 같이, 셀 캐패시터(22)에 처음 데이터를 라이트하는 경우 VSS로 디져블 되어 있던 워드라인(WL)이 VPP로 올라가고 일정시간 경과 후, 센스 앰프에 의해 비트라인(BL)은 증폭되어 지고, YSEL 구간 동안 데이터는 비트라인을 통해 셀 캐패시터(22)에 차아지 형태로 쓰여지게 된다.As shown in FIG. 7, when the data is first written to the cell capacitor 22, the word line WL, which is deserialized to VSS, rises to VPP, and after a predetermined time, the bit line BL is turned on by the sense amplifier. Amplified, data is written to the cell capacitor 22 in the form of a charge through the bit line during the YSEL period.
스토리지 노드(SN) 전압은 VDD나 VSS로 쓰여지게 되는 셈이다, 이후 워드라인(WL)이 디져블되면 VPP에서 VSS로 떨어지게 된다.The storage node (SN) voltage is written to VDD or VSS. Then, when the word line WL is deactivated, the storage node SN is dropped from VPP to VSS.
워드라인(WL)의 전압 강하는 표유 캐패시터(23)를 통해 스토리지 노드(SN)에서의 전압 강하를 만들어낸다. 워드라인(WL)이 VPP에서 VSS로 떨어진 전, 후의 전하를 전하 보존의 법칙에 의해 풀면 아래의 수학식 3과 같이 나타나게 된다.The voltage drop of the word line WL creates a voltage drop at the storage node SN through the stray capacitor 23. When the charge before and after the word line WL drops from VPP to VSS is solved by the law of charge preservation, it is expressed as Equation 3 below.
V = VDD - (C1 ×VPP / C0 + C1) where C1 ×VPP / C0 + C1 ＜ ｜VBB｜V = VDD-(C1 × VPP / C0 + C1) where C1 × VPP / C0 + C1 <｜ VBB ｜
여기서 C0은 셀 캐패시턴스 값, C1은 표유 캐패시턴스 값, VCP는 플레이트 전압으로 1/2 VDD을 값을 가지며, V는 워드라인이 VSS로 떨어진 후의 SN에서의 전압이 된다.Where C0 is the cell capacitance value, C1 is the stray capacitance value, VCP is 1/2 VDD as the plate voltage, and V is the voltage at SN after the word line drops to VSS.
표유 캐패시턴스 값 C1과 워드라인 전압 VPP가 커질수록 워드라인 디져블시 워드라인에 의한 스토리지 노드에서의 전압 드롭(drop)은 커지게 된다.As the stray capacitance value C1 and the word line voltage VPP become larger, the voltage drop at the storage node due to the word line becomes larger when the word line is disabled.
C1이 커짐에 따라 전압 드롭은 VPP에 가까워진다. 이때 이 전압은 벌크 전압은 VBB의 절대값 보다 작아야 한다.As C1 increases, the voltage drop approaches VPP. This voltage must be less than the absolute value of VBB.
상기 스토리지 노드(SN) 전압이 워드라인(WL)의 에이블시 VSS로 세팅(setting)되어 있다가 워드라인(WL)이 디져블되면서 전압 드롭이 일어나는데 VBB의 절대값보다 낮아지게 되면 벌크에서부터 스토리지 노드(SN)로의 포워드 바이어싱(forward biasing)이 일어날 수 있기 때문이다.When the voltage of the storage node SN is set to VSS when the word line WL is enabled, a voltage drop occurs when the word line WL is deactivated. When the storage node SN is lower than the absolute value of VBB, the storage node starts from bulk. This is because forward biasing to (SN) may occur.
도 6에서와 같이, 데이터 기억 구간에서 고립된 스토리지 노드와 기판과의 기생 다이오드(24)에 의해 누설 전류가 발생하게 된다. 기판에 대한 스토리지 노드에서의 전압인 VB가 커지면 디플레이션(depletion) 확장에 따른 스페이스 차지(space charge) 증가로 인해 전계(electric field)의 증가로 이어지고 누설 전류가 증가하게 된다.As shown in FIG. 6, a leakage current is generated by the parasitic diode 24 between the storage node and the substrate isolated in the data storage section. Increasing the voltage V B at the storage node to the substrate leads to an increase in the electric field due to increased space charge due to expansion of deflation, and an increase in leakage current.
결국, 데이터 기억 구간에서 표유 캐패시터(23)에 의한 스토리지 노드(SN)에서의 전압 강하는 스토리지 노드(SN)와 기판 사이의 스페이스 차지(space charge) 감소에 따른 전계(electric field)의 감소를 초래하여 누설 전류를 감소시킨다.As a result, the voltage drop at the storage node SN by the stray capacitor 23 in the data storage period causes a decrease in the electric field due to a decrease in the space charge between the storage node SN and the substrate. To reduce the leakage current.
이로 인한 누설 전류의 감소는 아래 수학식 4와 같이 나타낼 수 있다.This reduction in leakage current can be represented by Equation 4 below.
여기서 VT는 정상 전압(=kT/q)이고, n은 방출 계수(emission coefficient)를 나타낸다.Where V T is the steady voltage (= kT / q) and n is the emission coefficient.
누설 전류의 감소는 디스차지 비(discharge rate)를 낮추어 리프레시 타임의증가를 가져오게 된다.Reducing the leakage current lowers the discharge rate, resulting in an increase in refresh time.
데이터 기억 동안 VSS의 레벨을 유지하던 WL이 에틱브 구간에서 VPP로 라이징(rising)하게 되면, 표유 캐패시터(23)(C1)를 통해 스트로지 노드(SN)를 부팅(boosting)하게 된다.When the WL, which maintains the level of the VSS during data storage, rises to VPP in the etic period, the storage node SN is booted through the stray capacitor 23 (C1).
따라서 VPP가 C1 ×VPP(C0 + C1)를 지나는 점부터 스트로지 노드(SN)의 전압이 VPP를 따라 올라 가다가 셀 트랜지스터(21)가 "ON"되어서 전하 분배(charge sharing)가 시작되면 레벨이 비트라인 전압과 같아지게 된다.Therefore, when VPP crosses C1 × VPP (C0 + C1), the voltage of the storage node SN goes up along VPP, and then the cell transistor 21 is turned “ON” so that the charge sharing starts. It will be equal to the bit line voltage.
전하 분배시 셀 캐패시터(22)와 표유 캐패시터(23)로부터 전하가 나오게 되므로, △V는 종래 기술과 같은 레벨을 유지하게 된다.Since charge comes from the cell capacitor 22 and the stray capacitor 23 during charge distribution, ΔV is maintained at the same level as in the prior art.
따라서 종래 기술에 비해 스피드 지연은 없다. 엑티브시 스토리지 노드(SN)가 VSS로 충전(charging)되어 있다면, 기억 구간에서는 표유 캐패시터(23)에 의한 WL에서의 전압 강하로 C1 ×VPP/(C0 + C1)의 전압을 유지하게 된다.Therefore, there is no speed delay compared to the prior art. If the active storage node SN is charged with VSS, the voltage of C1 × VPP / (C0 + C1) is maintained by the voltage drop at WL by the stray capacitor 23 in the storage section.
이상에서 설명한 바와 같이 본 발명에 의한 DRAM 셀은 다음과 같은 효과가 있다.As described above, the DRAM cell according to the present invention has the following effects.
첫째, 워드라인과 스토리지 노드 사이의 표유 캐패시터를 이용하여 워드라인 페일링시 스토리지 노드의 전압 강하를 통해 기억 구간에서 기판과 스토리지 노드 사이의 누설 전류를 줄여서 리프레시 타임을 증가시킬 수 있다.First, by using a stray capacitor between the word line and the storage node, the refresh time can be increased by reducing the leakage current between the substrate and the storage node in the storage period through the voltage drop of the storage node during word line failing.
둘재, 워드라인과 스토리지 노드 사이의 표유 캐패시터를 이용하여 워드라인 라징시 스토리지 노드 전압을 상승시켜 액티브 구간에서 △V를 종래 기술과 같은레벨을 유지하게 함으로 스피드의 저하를 방지할 수 있다.Secondly, by using the stray capacitor between the word line and the storage node, the storage node voltage is increased during the word line rising to maintain ΔV at the same level as in the prior art in the active period, thereby preventing a decrease in speed.
셋째, 단면상에서 보았을 때 워드라인과 스토리지 노드 사이의 캐패시터를 의도적으로 크게 하여 워드라인과 스토리지 노드 사이의 커플링(coupling)을 이용하므로, 평면적인 레이아웃 오버헤드(layout overhead)는 크지 않다.Third, the planar layout overhead is not large because the capacitor between the word line and the storage node is intentionally enlarged to use the coupling between the word line and the storage node as viewed in cross section.
넷째, 표유 캐패시터의 용량이 작더라도 VPP에 의한 부팅 기여도 크기 때문에 추가 공정 부담을 줄일 수 있다.Fourth, even if the capacity of the stray capacitor is small, the additional contribution burden can be reduced because of the large boot contribution by the VPP.
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