KR100338415B1 - 더미 사진 식각 패턴을 사용하는 금속 산화 반도체 커패시터 - Google Patents
더미 사진 식각 패턴을 사용하는 금속 산화 반도체 커패시터 Download PDFInfo
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Abstract
반도체 구조(및 그 제조 방법)는 제1 제조 정밀도(manufacturing precision)를 갖는 제1 구성요소의 액티브 어레이, 상기 액티브 어레이를 둘러싸는 주변 영역을 포함하고, 상기 주변영역은 제1 제조 정밀도보다 낮은 제2 제조 정밀도를 갖는 제2 구성요소를 포함하고, 상기 제2 구성요소는 상기 액티브 어레이로부터 절연되고 상기 액티브 어레이의 동작을 향상시키기 위한 동작 소자(oprating device)를 포함한다.
Description
본 발명은 일반적으로 다이나믹 랜덤 액세스 메모리(dynamic random access memory; DRAM) 어레이(array)의 커패시터(capacitor) 형성에 관한 것으로, 더욱 상세하게는, DRAM 어레이의 사용되지 않는 '더미(dummy)' 테두리 영역(border area)을 커패시터나 다른 유용한 구조로 사용하는 것에 관한 것이다.
종래기술
초대규모 집적회로(very large scale integration circuits; VLSI)는 대용량(large) 커패시터를 자주 필요로 한다. 그러나 그러한 커패시터는 넓은 칩 영역을 요구한다. 회로 밀도가 증가함에 따라, 그러한 커패시터를 위한 영역을 충분히 할당하기가 점점 더 어려워진다.
DRAM 어레이와 같은 VLSI 회로는 사진 식각 기술(lithographic technique)에 의해 형성되는 단일 반복 형상 패턴(uniform repeatable shape pattern)을 갖는다. 그러나 서로 다른 패턴 밀도(pattern density) 때문에, 어레이의 에지를 따라 형성되는 패턴은 에지를 따라 형성되지 않는 패턴과는 조금 상이하다(예를 들면, '에지' 영향('edge' effect)). 예를 들면 어레이의 에지 근처에 위치하는 비아 콘택(via contact)과 같은 구성요소(element)는 흔히 일정치 않은 패턴 밀도 때문에 노출후 어레이 중앙에 위치한 패턴보다 작은 패턴을 갖는다.
이러한 문제를 극복하기 위하여 어레이의 에지에 몇몇의(a few) 행(column)더미 패턴이 형성된다. 그러므로, 어레이의 에지에는 능동 소자(active device)가 존재하지 않고 모든 능동 소자는 동일한 패턴 형상을 갖는다. 그러나, 어레이의 에지를 따라 형성된 더미 패턴은 일반적으로 소정의 전압 레벨(예를 들면, GND/Vdd)에 연결되어 사용되지는 않는다. 따라서, 대용량의 어레이에서는 더미 패턴으로 낭비된 영역이 중요해질 수 있다.
본 발명은 커패시터와 같은 유용한 구성요소를 형성하는데 그렇지 않으면 낭비되었을 영역을 사용한다. 그러므로 본 발명은 칩의 사용 효율성을 증가시킨다.
그러므로 본 발명의 목적은 제1 제조 정밀도(manufacturing precision)를 갖는 제1 구성요소의 액티브 어레이, 상기 액티브 어레이를 둘러싸는 주변 영역- 여기서 주변 영역은 상기 제1 제조 정밀도보다 낮은 제2 제조 정밀도를 갖는 제2 구성요소를 포함하고, 상기 제2 구성요소는 상기 액티브 어레이로부터 절연되고 상기 액티브 어레이의 동작을 향상시키기 위한 동작 소자(oprating device)를 포함함―을 포함하는 반도체 구조 및 이의 제조 방법을 제공하는 것이다.
도 1a는 디램(DRAM) 어레이의 어레이 및 어레이 에지 부분을 예시하는 개략적인 평면도.
도 1b는 도 1a에 예시된 DRAM 어레이의 일 부분을 예시하는 개략적인 평면도.
도 1c 및 도 1d는 각각 x-x 선 및 y-y선을 따라서 그려진 도 1b에 예시된 DRAM 어레이에 대한 개략적인 단면도.
도 2는 본 발명을 구비한 DRAM과 구비하지 않은 DRAM의 네거티브(negative)워드선 전압을 전압 대 시간 그래프로 예시하는 그래프.
도 3은 본 발명에 따라 네거티브 워드선 전압 레귤레이터를 구비한 회로의 개략도.
도 4는 본 발명에 따라 부스트된(boosted) 워드선 전압 제너레이터를 구비한 회로의 개략도.
도 5는 본 발명의 동작 순서를 예시하는 순서도.
상기 액티브 어레이는 비트선(bitline)과 액티브 워드선(wordline)을 포함하는 액티브 메모리 어레이를 포함한다. 상기 제2 구성요소는 더미 워드선(dummy worline), 딥 트랜치 커패시터(deep trench capacitor), 더미 소자(device) 등을 포함하고, 상기 제2 제조 정밀도는상기 더미 워드선을 액티브 워드선으로 사용하기에 불충분하다. 보다 상세하게, 상기 제2 구성요소는 커패시터(감결합 커패시터(decoupling capacitor) 또는 저장 커패시터(reservoir capacitor)), 저항, 다이오드(diode), 및 인덕터(inductor)일 수 있다.
본 발명은 또한 어레이에 연결된 전압 레귤레이터를 포함할 수 있고, 상기 제2 구성요소는 상기 전압 레귤레이터에 정전용량(capacitance)을 부가한다. 상기 전압 레귤레이터는 네거티브 워드선 전압 레귤레이터(negative wordline voltage regulator) 또는 부스트된 워드선 전압 제너레이터(boosted wordline voltage generator)일 수 있다.
상기 목적과 다른 목적, 특징 및 장점은 도면을 참조한 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명으로부터 보다 잘 이해될 것이다.
상기한 것처럼, 어레이의 에지를 따라 형성되는 일정치 않은 패턴과 연관된 문제를 회피하기 위해 반도체 칩 어레이의 에지 둘레에 더미 패턴을 형성하는 것이 일반적이다. 통상적인 구조는 사용되지 않는 더미 패턴을 구비한다. 본 발명은 사용되지 않은 더미 패턴에 커패시터, 저항, 다이오드, 인덕터 등과 같은 동작 소자를 형성하여 이러한 사용되지 않은 칩 부분을 이용한다는 장점을 갖는다.
이하의 기재에서, 감결합 커패시터, 저장 커패시터 또는 다른 유사한 커패시터와 같은 대용량 커패시터가 본 발명의 특징을 예시하도록 사용된다. 그러나, 본 발명은 커패시터에 한정되지 않고 더미 패턴에 점유된 영역을 사용하여 제조될 수 있는 모든(any) 소자에 동일하게 적용할 수 있다.
저장 커패시터용으로 유용하게 사용된 예가 이하의 기재에서 예시된다. 고밀도의 DRAM 설계에서, 부스트된 워드선 전압은 일반적으로 전하 펌프(charge pump)에 의해 내부적으로 발생된 후 전압 레귤레이터에 의해 조정된다. 상기 저장커패시터는 상대적으로 안정된 레벨의 부스트된 전압을 유지한다. 셀(cell)로부터의 판독 동작 또는 셀로의 기록 동작과 같은 DRAM 동작 중에, 워드선은 부스트된 전압(Vpp)으로 액세스된다. 이 전압은 내부 공급 전압(Vint)보다 일반적으로 매우 높다. 예를 들면, 1 기가비트(Gb) DRAM 기술(technology)용으로 Vpp = 3.3V이고 Vint = 2.1V이다. 부스트된 전압은 DRAM의 액세스 시간을 향상하기 위해 필요하다. 그러므로 워드선이 액세스될 경우, 대용량의 전류가 부스트된 전압(Vpp)전원에서 흘러나온다. 부스트된 전압(Vpp)에 대한 저장 커패시터의 용량이 충분하지 않을 경우, 노이즈성 스파이크(noise spike)가 부스트된 전압(Vpp)에서 나타날 것이다. 상기 노이즈는 바람직하지 않으며 성능 감소(performance penalty)나 성능 악화, 액세스 실패(access failure)의 결과를 초래한다.
통상적으로, 저장 커패시터는 금속 산화 반도체(metal oxide semiconductor; MOS) 게이트나 액티브 확산 접합(active diffusion junction)을 갖는 대용량의 MOS 커패시터로 형성된다. 상기 저장 커패시터는 커다란 표면 영역을 요구한다. 유전 특성(dielectric quality)이 열악하면, 커패시터 노드 상으로의 부스트된 전압(Vpp) 스트레스(stress)는 커패시터의 유전 파괴(dielectric breakdown)를 초래한다. 워드선은 각각 자신 소유의 드라이버를 갖고 부스트된 전압(Vpp) 공급선은 워드선 드라이버의 소자에 연결된다(link). 그러나 저장 커패시터를 형성하기 위한 통상적인 접근 방식은 일반적인 대용량 MOS 커패시터가 커다란 표면 영역을 필요로 한다는 단점을 갖는다.
도 1a를 참조하면, 고밀도의 DRAM 어레이가 예시된다. 상기 DRAM 어레이는수평 방향으로 뻗어있는 비트선(108)과 수직 방향으로 뻗어있는 워드선(107), 비트선 콘택(bitline contact; 109)(예를 들면, CB)을 포함한다. 최외곽의(outermost) 워드선(101 내지 105)은 상기 어레이의 더미 패턴 영역을 표시한다. 워드선(106)에서부터 (화살표(110)에 의해 표시된 바와 같이) 어레이 내부쪽으로의 워드선은 어레이의 액티브 요소(active element)이다.
도면 부호 (111)로 그룹화된 워드선(103 내지 105)은 접지되어, 어레이의 액티브 영역에서부터 도면 부호 (111)로 그룹화된 상기 워드선(103 내지 105)을 효율적으로 제외한다. 워드선(101 및 102)은 전원에 연결된다. 워드선(101, 102)은 커패시터로서 동작하여 저장 커패시터의 정전용량 값에 추가한다.
통상적인 구조에 반대로, 비트선 콘택(113)은 더미 워드선(101, 102)과 어레이의 액티브 영역 간의 전기적인 접촉(contact)을 방지하도록 더미 워드선들(101, 102) 간의 비트선(109) 부분에서 제거된다즉, 비트선 부분에 형성되지 않는다.
도 1a는 또한 어레이 불순물 주입(implant) 마스크(XA: NFET 소자용 n+ 주입(implant) 마스크, 및 VA: 어레이용 NFET 문턱전압 조정 주입 마스크), 커패시터용 p-형 주입(implant) 마스크 및, p-웰과 n-웰 주입 마스크(WP 및 WN)를 예시한다. 상기 n-웰 주입 마스크(WN)는 매립형(buried) n-형 확산 플레이트(buried n- diffusion plate; WB)와 접촉하기 위해 사용된다.
통상적으로, 어레이 불순물 주입(implant) 마스크(XA, VA)는 어레이의 모든 에지 방향으로 연장한다. 그러나, 본 발명을 구비하는, 어레이 불순물 주입 마스크(XA, VA)는 더미 워드선(101 내지 103) 위에 형성되지 않고 대신에 p-형 확산용p+ 주입 마스크(XP)가 더미 워드선(101 내지 103) 위에 형성된다.
도 1c 및 도 1d에 도시된 바와 같이, XP 마스크는 워드선(101 내지 103)의 소스/드레인 영역내로 P형 주입층을 형성한다. P형 주입층은 네거티브 전압(예를 들면 -0.5V)에 연결되는 p-웰의 시트 저항(sheet resistance)을 개선시킨다. 이러한 확장된 p-확산 영역은 정전용량(capacitance)을 증가시키고 워드선(101, 102)이 게이트 커패시터로서 사용될 수 있도록 한다.
그러므로, 최외곽의 워드선(101, 102)과의 연결을 변경하고, 비트선 콘택(113)을 제거하고 더미 워드선으로의 주입을 변경하여, 다른 사용되지 않은 더미 워드선은 커패시터로서 사용될 수 있다.
종래의 공정을 다음과 같이 변경하면 종래의 제조 공정에 별도의 공정 단계를 추가할 필요없고 칩 영역이 추가로 사용될 필요가 없다. 그러므로, 커패시터를 추가하는 것은 기본적으로 제조 비용의 부가를 초래하지 않는다. 반대로, 성능은 곡선(300 및 400)으로 도 2의 그래프에 예시된 바와 같이 상당히 향상된다.
도 2는 본 발명을 구비한 것에 대한 성능 곡선(400)과 본 발명을 구비하지 않은 것에 대한 성능 곡선(300)을 도시하는 것으로, 본 명세서에서 네거티브 워드선 전압(Vneg)으로 때때로 인용되는 워드선 로우 전원(500)(예를 들면, -0.5V)에 대한 변화를 시뮬레이션으로 예시한다. 곡선(300)은 공급된 -0.5V의 약 20%에 해당하는 약 100㎷의 변화폭으로 워드선 전압(Vneg)이 변화하는 것을 도시한다. 반대로, 본 발명을 구비한 곡선(400)으로 도시된 시뮬레이션은 -0.5V의 공급 전압의 단지 5%에 해당하는 약 28㎷의 변화폭에서만 워드선 전압(500)이 변화된다.
그러므로, 실제로, 제조 원가를 증가시키는 부담이 없고, 매우 커다란 이익이 본 발명으로 발생될 수 있다. 본 발명으로부터 상당한 이익이 발생하는 공급 전압은 부스트된 워드선 하이(high) 전압 및 네거티브 워드선 로우(low) 전압을 포함한다. 이러한 전압은 칩에 의해 생성되고 최상의 동작을 위해 어레이 내부에서 일정 레벨을 유지하는 것이 필요하다. 현재 기술(engineering)은 부스트된 워드선 하이 전압(예를 들면, 3.3V)을 0V의 표준 워드선 로우와 용이하게 결합하거나 또는 표준 워드선 하이(예를 들면, 2.8V)를 -0.5V의 네거티브 워드선 로우와 용이하게 결합하는 것 중 어느 하나로 설계한다.
본 발명을 구비하여 제공된 여분의 정전용량으로 혜택을 받을 수 있는 다른 전원은 일반적으로 0.9V인 비트선 이퀄라이징 전압(bitline equalization voltage) 및 1.8V인 비트선 하이 전압을 포함한다. 이러한 전압은 비트선을 예비 충전하고(precharging) 비트선 하이 전압을 설정하기 위해 메모리 IC의 센스 앰프(sense amplifier)에 있는 콤포넌트(component)에 공급된다.
도 1b는 도 1a에 예시된 (사선(dashed line)으로 분리된) 어레이 부분이다. 그러나 도 1b는 도 1c 및 도 1d를 위한 기준 선(reference line) 역할을 하는 횡단면선(cross-sectional line) y-y선 및 x-x선을 예시한다. 참조를 위하여, 비트선 콘택(119 내지 121)은 도 1b 내지 도 1d에서 동일한 것으로 간주된다.
도 1c는 도 1b의 x-x선을 따라 그려진 단면도를 예시한다. 도 1c 및 도 1d에, 워드선(101 내지 106), 비트선 콘택(119 내지 121) 및 주입(implantation) 영역(VA/XA, XP)이 예시된다. 또한, 사용되지 않은 워드선(101, 102) 아래에 깊은더미 트랜치(116)가 예시된다. 이러한 기재는 해당 분야의 당업자에게 알려져 있는 바와 같이, 소정의 마스크를 변경하여 더미 딥 트랜치(deep trench)를 커패시터 부분으로 사용하는 것이 가능하다. 도 1c 및 도 1d는 또한 n+ 매립형 플레이트(WB), p-웰(WP), 어레이 n+ 영역(XA), 어레이 NFET 문턱 전압 조정 주입층(VA), n-웰(WN), 및 p+ 주입층(XP)를 포함하는 어레이의 다양한 도핑 영역을 예시한다.
상기에 기술한 바와 같이, 다양한 주입 및 다양한 전기 접속부 때문에, 워드선(101, 102)은 (저장 커패시터와 같은) 대용량 커패시터의 정전용량을 증가시키는 게이트 커패시터로서 동작한다. 도 1a 내지 도 1d는 또한 워드선(106)으로 시작하는 제1 액티브 셀 영역(118)을 예시한다.
도 3은 네거티브 워드선 전압 레귤레이터를 갖는 본 발명의 유용성을 예시하는 개략도이다. 보다 상세하게, 도 3은 네거티브 워드선 전압 레귤레이터(301), 디코더(decoder; 302), 이미 기술한 더미 워드선(101, 102), 세 개의 액티브 워드선(106, 303, 304), 및 도면 부호 (305)로 도시된 라인으로 구동 신호(driver signal)를 입력하는 워드선 드라이버를 예시한다. 상기에 기술한 바와 같이, 더미 워드선(101, 102)은 -0.5V의 워드선 로우처럼 워드선 로우 전압을 유지하는 커패시터(306)에 정전용량을 부가한다.
도 4는 부스트된 워드선 전압 제너레이터를 갖는 본 발명의 유용성을 예시하는 개략도이다. 보다 상세하게, 도 4는 부스트된 워드선 전압 제너레이터(401), 디코더(402), 이미 기술된 더미 워드선(101, 102), 세 개의 액티브 워드선(106,403, 404) 및 도면 부호 (405)로 도시된 라인에 구동 신호를 입력하는 워드선 드라이버를 예시한다. 또한, 더미 워드선(101, 102)은 3.3V의 워드선 부스트된 전압(Vpp)과 같은 부스트된 워드선 전압을 유지하는 커패시터(406)에 정전용량을 부가한다. 부스트된 전압(Vpp) 공급선은 워드선 드라이버 장치의 커다란 접합 영역(250 내지 252)에 연결된다. 상기 접합 영역(250 내지 252)은 도 4에 도시된 것처럼 저장 커패시터의 일부를 구성한다.
상기에 기술된 바와 같이, 본 발명은 어레이 불순물 주입 마스크(XA: NFET 소자용 n+ 주입 마스크; 및 VA: NFET 문턱 전압 조정 주입 마스크), 커패시터용 p-형 주입과 p-웰 및 n-웰 주입 마스크(WP 및 WN)를 포함한다. 통상적으로 어레이 불순물 주입마스크(XA, VA)는 어레이의 모든 방향의 에지로 연장된다. 그러나, 본 발명을 구비하는 어레이 불순물 주입 마스크(XA, VA)는 더미 워드선(101 내지 103) 위에 형성되지 않고 대신에 p-형 확산(XP)용으로 p+ 주입 마스크가 형성된다.
도 5는 이러한 고유 도핑 구조를 사용하는 본 발명의 실시예를 예시하는 순서도이다. 보다 상세하게, 블록(50)에서 워드선(107)의 어레이는 해당 분야의 당업자에게 잘 알려진 통상적인 공정을 사용하여 형성된다. 블록(51)에서, n+ 도핑은 어레이의 액티브 영역(예를 들면, 워드선(110)) 상에 주입된다. 블록(52)에서, p+ 도핑이 더미 워드선(예를 들면 워드선(101 내지 105)) 상에 주입된다. 블록(53)에서, 더미 워드선(102, 101)은 워드선(103 내지 105)을 접지하여 액티브 영역으로부터 절연된다. 블록(54)에서, 더미 워드선(101, 102)은 부가적인 커패시터로서 전하 펌프(301, 401)에 연결된다.
상기한 본 발명은 적층된(stacked) 커패시터 셀을 갖는 DRAM과 구분되는 것으로서, 딥 트랜치 커패시터 셀을 갖는 DRAM 구조와 관련하여 기술되었다. 적층된 커패시터를 갖는 어레이의 표면상태(typography)는 매우 울퉁불퉁하다(inconsistent). 그러나 딥 트랜치 커패시터를 갖는 어레이의 표면은 완전히 평탄하다. 그러므로, 딥 트랜치 커패시터를 갖는 더미 워드선은 매우 양호한 게이트 커패시터를 만든다. 그러나, 적층된 커패시터를 갖는 사진 식각으로 형성된 더미 패턴이 게이트 컨덕터로서 사용되기 위하여, 형상화 공정(shaping) 및 평탄화 공정(planarizing)을 포함하는 많은 추가 공정을 필요로 한다.
그러므로, 상기한 바와 같이, 사실상 본 발명은 용량성 소자를 추가로 생성할 때 추가 공정이 불필요하고 칩 영역을 추가로 소모하지 않으므로 종래 구조에 비해 휠씬 우수하다. 또한, 더미 워드선으로 형성되는 게이트 커패시터는 매우 우수한 특성과 양호한 집적도(integrity)를 갖고 적어도 액티브 영역 워드선에 공급되는 것과 같은 동일한 부스트된 전압을 유지할 수 있다. 더욱이, 더미 워드선은 워드선 드라이버에 물리적으로 매우 가까워, 더미 워드선을 부스트된 워드선 전원 또는 네거티브 워드선 전원을 위한 감결합 커패시터로 용이하게 이용할 수 있도록 한다. 또한, 더미 워드선을 게이트 커패시터로 사용하는 것은 어레이의 액티브 영역의 성능에 영향을 미치지 않는다.
본 발명이 바람직한 실시예에 관하여 기술되었지만, 해당분야의 당업자는 본원 발명이 첨부된 청구범위의 본질 및 범위 내에서 변형할 수 있다는 것을 이해할 것이다.
본 발명은 어레이의 사용되지 않은 주변 영역에 커패시터와 같은 유용한 구성요소를 형성하므로, 고밀도의 칩을 용이하게 형성하고, 칩의 사용 효율성을 증가시킨다.
Claims (22)
- 제1 제조 정밀도(manufacturing precision)를 갖는 제1 구성요소의 액티브 어레이(active array)와,상기 액티브 어레이를 둘러싸는 주변 영역을 포함하고,상기 주변 영역은 상기 제1 제조 정밀도보다 낮은 제2 제조 정밀도를 갖는 제2 구성요소를 포함하고, 상기 제2 구성요소는 상기 액티브 어레이로부터 절연되고 상기 액티브 어레이의 동작을 향상시키기 위한 동작 소자(operating device)를 포함하는 것인 반도체 구조.
- 제1항에 있어서, 상기 액티브 어레이가 비트선(bitline)과 액티브 워드선(wordline)을 갖는 액티브 메모리 어레이를 포함하는 반도체 구조.
- 제2항에 있어서, 상기 제2 구성요소는 더미 워드선(dummy wordline)을 포함하고, 상기 제2 제조 정밀도는 상기 더미 워드선을 액티브 워드선으로 사용하기에 불충분한 반도체 구조.
- 제1항에 있어서, 상기 제2 구성요소가 커패시터, 저항, 다이오드(diode), 및 인덕터(inductor) 중 적어도 하나를 포함하는 반도체 구조.
- 제1항에 있어서, 상기 제2 구성요소가 감결합 커패시터(decoupling capacitor) 및 저장 커패시터(reservoir capacitor) 중 적어도 하나를 포함하는 반도체 구조.
- 제1항에 있어서, 상기 어레이에 연결된 전압 레귤레이터를 추가로 포함하고, 상기 제2 구성요소는 상기 전압 레귤레이터에 정전용량(capacitance)을 부가하는 반도체 구조.
- 제6항에 있어서, 상기 전압 레귤레이터가 네거티브 전압 레귤레이터(negative voltage regulator) 및 부스트된 워드선 전압 제너레이터(boosted wordline voltage generator) 중 하나를 포함하는 반도체 구조.
- 제1항에 있어서, 상기 액티브 어레이와 제2 구성요소 사이에 접지된 구성요소를 추가로 포함하는 반도체 구조.
- 비트선을 포함하고 제1 제조 정밀도(manufacturing precision)를 갖는 액티브 메모리 어레이(active memory array)와,상기 액티브 메모리 어레이를 둘러싸는 주변 영역―여기서 주변 영역은 주변부 워드선을 포함하고 상기 제1 제조 정밀도보다 낮은 제2 제조 정밀도를 가지며, 상기 주변부 워드선은 상기 액티브 메모리 어레이로부터 절연됨―과,상기 액티브 메모리 어레이에 연결되는 전압 레귤레이터를 포함하고,상기 주변부 워드선은 동작 소자를 형성하여 상기 전압 레귤레이터에 정전용량(capacitance)을 부가하는 것인 반도체 구조.
- 제9항에 있어서, 상기 더미 워드선이 게이트 커패시터(gate capacitor), 저항, 다이오드, 및 인덕터(inductor) 중 적어도 하나를 포함하는 반도체 구조.
- 제9항에 있어서, 상기 제2 제조 정밀도가 상기 주변부 워드선을 상기 비트선으로 사용하기에 불충분한 반도체 구조.
- 제9항에 있어서, 상기 주변부 워드선이 감결합 커패시터(decoupling capacitor) 및 저장 커패시터(reservoir capacitor) 중 적어도 하나를 포함하는 반도체 구조.
- 제9항에 있어서, 상기 전압 레귤레이터가 네거티브 워드선 전압 레귤레이터(negative wordline voltage regulator) 및 부스트된 워드선 전압 제너레이터(boosted wordline voltage generator) 중 하나를 포함하는 반도체 구조.
- 제9항에 있어서, 상기 액티브 어레이와 상기 주변부 워드선 사이에 접지된 워드선을 추가로 포함하는 반도체 구조.
- 제1 제조 정밀도를 갖는 비트선을 포함하는 액티브 메모리 어레이를 형성하는 단계와,상기 액티브 메모리 어레이를 주변에 상기 제1 제조 정밀도보다 낮은 제2 제조 정밀도를 갖는 더미 워드선을 포함하는 주변 영역을 형성하는 단계와,상기 액티브 메모리 어레이로부터 상기 더미 워드선을 절연하는 단계와,상기 전압 레귤레이터를 상기 액티브 메모리 어레이에 연결하는 단계와,상기 더미 워드선이 상기 전압 조정기에 정전 용량을 부가할 수 있도록 상기 전압 레귤레이터 및 상기 더미 워드선 사이에 접속부를 형성하는 단계를 포함하는 반도체 구조 제조 방법.
- 제15항에 있어서, 상기 더미 워드선 형성 단계가 게이트 커패시터(gate capacitor), 저항, 다이오드, 및 인덕터(inductor) 중 적어도 하나를 형성하는 단계를 포함하는 반도체 구조 제조 방법.
- 제15항에 있어서, 상기 제2 제조 정밀도가 상기 더미 워드선을 상기 비트선으로 사용하기에 불충분한 반도체 구조 제조 방법.
- 제15항에 있어서, 상기 더미 워드선 형성 단계가 감결합 커패시터(decoupling capacitor) 및 저장 커패시터(reservoir capacitor) 중 적어도 하나를 형성하는 단계를 포함하는 반도체 구조 제조 방법.
- 제15항에 있어서, 상기 전압 레귤레이터 연결 단계가 상기 액티브 메모리 어레이에 네거티브 워드선 전압 레귤레이터(negative wordline voltage regulator) 및 부스트된 워드선 전압 제너레이터(boosted wordline voltage generator) 중 하나를 연결하는 단계를 포함하는 반도체 구조 제조 방법.
- 제15항에 있어서, 상기 절연 단계가 상기 액티브 메모리 상기 어레이와 더미 워드선 사이에 워드선을 접지하는 단계를 포함하는 반도체 구조 제조 방법.
- 제1 제조 정밀도를 갖는 제1 구성 요소를 포함하는 액티브 메모리 어레이를 형성하는 단계와,상기 액티브 메모리 어레이 주변에 상기 제1 제조 정밀도보다 낮은 제2 제조 정밀도를 갖는 제2 구성 요소를 포함하는 주변 영역을 형성하는 단계와,상기 액티브 메모리 어레이로부터 상기 제2 구성 요소를 절연하는 단계와,전압 레귤레이터를 상기 액티브 메모리 어레이에 연결하는 단계와,상기 제2 구성 요소가 상기 전압 레귤레이터에 정전 용량을 부가할 수 있도록 상기 전압 레귤레이터 및 상기 제2 구성 요소 사이에 접속부를 형성하는 단계를 포함하는 반도체 구조 제조 방법.
- 제1 제조 정밀도를 갖는 비트선을 포함하는 액티브 메모리 어레이를 형성하는 단계와,상기 액티브 메모리 어레이를 주변에 상기 제1 제조 정밀도보다 낮은 제2 제조 정밀도를 갖는 더미 워드선을 포함하는 주변 영역을 형성하는 단계와,상기 액티브 메모리 어레이로부터 상기 더미 워드선을 절연하는 단계와,상기 전압 레귤레이터를 상기 액티브 메모리 어레이에 연결하는 단계와,상기 액티브 어레이의 동작 성능을 향상시키기 위해, 상기 더미 워드선이 수동 소자를 형성하도록 상기 더미 워드선으로의 접속부를 형성하는 단계를 포함하는 반도체 구조 제조 방법.
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