KR100338225B1 - 반도체장치 - Google Patents

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KR100338225B1
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

복수의 전극(5)을 그 주변부에 형성한 반도체 소자(3)와, 복수의 전극(5)의 각각에 대응하여 설치되고, 와이어(8)로 접속되는 외부 접속용의 복수의 리드(6)와, 반도체 소자(3) 및 복수의 리드(6)를 수지재로 밀봉한 패키지 본체(1)를 구비하고, 복수의 리드(6)는 패키지 본체(1)의 소켓에 삽입되는 측의 저면을 향해 연장되며, 교대로 볼록 형상 및 오목 형상으로 절곡되고, 볼록 형상부의 상단면 및 오목 형상부의 저면이 패키지 본체의 표면에 노출되어 있는 구조로 하였기 때문에, 외부 접속용 전극(2)이 되는 부분(즉, 볼록 형상부의 상단면 및 오목 형상부의 저면)의 피치가 넓어져, 외부 접속용 전극(2)의 면적을 크게 할 수 있으며, 접촉 신뢰성을 향상시킬 수 있다. 또는, 리드 피치를 작게 하더라도 필요한 외부 접속용 전극(2)의 면적을 확보하는 것이 가능하며, 리드 피치를 작게 하는 것에 의해 패키지의 소형화를 도모할 수 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 7은, 퍼스널 컴퓨터 등에 사용되는 메모리 확장용의 메모리 모듈의 구성을 나타낸 사시도이다.
도면에 있어서, 17은 모듈 기판, 18은 전극, 19는 메모리용 반도체장치이다.
퍼스널 컴퓨터의 메모리를 확장하는 경우에는, 도 7에 나타낸 메모리 모듈을 퍼스널 컴퓨터에 부착된 메모리 확장용 소켓에 삽입한다.
이 메모리 모듈은, 도 7에 도시한 것과 같이 모듈 기판(17)에 메모리용 반도체장치가 다수개 실장되어 있으며, 또한, 외부 접속용의 전극(18)은 메모리 모듈 기판(17) 상의 단부에 설치되어 있다.
이 전극(18)이 퍼스널 컴퓨터 본체측의 메모리 확장용 소켓에 삽입되고, 메모리 확장용 소켓의 콘택 핀과 콘택(접촉)함으로써 전기적으로 접속된다.
그런데, 메모리용 반도체장치의 메모리 용량이 대규모화하여 가면, 반드시 도 7에 나타낸 메모리 모듈과 같이 복수개의 메모리용 반도체장치(19)를 필요로 하지 않은 경우가 증가한다.
또한, 메모리용 반도체장치(19)에 사용되는 패키지로서는 저가인 수지 밀봉형이 사용되고 있다.
대표적인 패키지로서는, 도 8에 나타낸 TS0P(Tin Small Outline Package)와 도 9에 나타내는 것과 같은 S0J(Small Outline J-leaded Package)가 있다.
이들 패키지는, 실장 기판(예를 들면, 모듈 기판(17))에 땜납붙임 실장이 가능하도록 외부 리드(20)가 패키지 본체의 외부의 측면으로 연장되고, 걸윙(gull- wing) 형태 또는 J의 글자 형태로 성형되어 있다.
이들 패키지는, 리드가 패키지 본체의 외부로 나와 있기 때문에, 도 7에 나타낸 것과 같이 이들 패키지를 사용한 메모리용 반도체장치가 실장된 모듈 기판의 전극(18)을 퍼스널 컴퓨터 본체측의 소켓에 삽입할 때에, 외부 리드(20)가 변형하기 쉽고, 취급에 충분한 주의가 필요하게 된다.
그러나, 퍼스널 컴퓨터 등의 확장용 메모리는 일반인이 취급하기 때문에, 조금 거칠게 취급하더라도 외부 리드가 변형하는 일 없이 용이하게 실장할 수 있는 형상이 요구되어, 도 8 또는 도 9에 나타낸 것과 같은 종래의 패키지 구조로서는 불충분하다.
한편, 이러한 소켓 삽입에 적합한 반도체장치의 패키지로서는, 패키지 본체가 세라믹으로 이루어지고, 본체의 측면에 외부 접속용의 단자로서의 금속을 인쇄한 리드리스 타입의 LCC(Leadless Chip Carrier)가 있지만, 패키지 비용이 매우 높아진다.
본 발명은 이러한 문제점을 해결하기 위해 주어진 것으로, 퍼스널 컴퓨터 본체 등의 소켓에의 실장시에 외부 접속부가 변형하는 일 없이 용이하게 실장될 수 있으며, 또한, 소켓의 콘택터와 확실하게 접촉할 수 있는 저가의 수지 밀봉형의 반도체장치를 제공하는 것을 목적으로 한다.
또한, 소형화된 전술한 것과 같은 수지 밀봉형의 반도체장치를 제공하는 것을 목적으로 한다.
(발명의 개시)
본 발명의 반도체장치는, 복수의 전극을 그 주변부에 형성한 반도체 소자와, 복수의 전극의 각각 대응하여 설치되고, 복수의 전극의 각각과 와이어로 접속되는 외부 접속용의 복수의 리드와, 반도체 소자 및 복수의 리드를 수지재로 밀봉한 패키지 본체를 구비하고, 복수의 리드는 패키지 본체의 소켓에 삽입되는 측의 저면을 향해 연장되며, 교대로 볼록 형상 및 오목 형상으로 절곡되고, 볼록 형상부의 상단면 및 오목 형상부의 저면이 패키지 본체의 표면에 노출되어 있는 구조로 하고 있기 때문에, 외부 접속용 전극이 되는 부분(즉, 볼록 형상부의 상단면 및 오목 형상부의 저면)의 리드 피치가 넓어져, 외부 접속용 전극부의 면적을 크게 하는 것이 가능하며, 접촉 신뢰성을 향상시킬 수 있다.
또는, 리드 피치를 작게 하더라도 필요한 외부 접속용 전극의 면적을 확보하는 것이 가능하며, 리드 피치를 작게 하는 것에 의해 패키지의 소형화를 도모할 수 있다.
또한, 본 발명의 반도체장치는, 복수의 리드는, 패키지 본체의 소켓에 삽입되는 측의 저면을 향해 연장되고, 교대로 볼록 형상 및 오목 형상으로 절곡되며, 볼록 형상부의 상단면 및 오목 형상부의 저면이 패키지 본체의 표면에 노출되어 있는 동시에, 패키지 본체의 저면의 중앙 근방에서 종단되어 있는 구조로 하고 있기 때문에, 금형을 사용하여 패키지 본체를 사출성형법에 의해 수지 밀봉하여 제작하는 것이 용이하게 된다.
또한, 본 발명의 반도체장치는, 탑재되는 반도체 소자는 복수의 전극을 그것의 표면의 대략 중앙부에 형성되는 동시에, 반도체 소자의 복수의 전극의 각각 대응하여 설치된 복수의 리드의 일단측을 복수의 전극의 근방으로 연장하고, 대응하는 전극과 리드 단부를 와이어로 접속한 구조로 하고 있기 때문에, 패키지화된 반도체장치 전체의 높이 방향의 치수를 축소할 수 있으므로, 반도체장치의 소형화를 도모할 수 있다.
본 발명은 수지 밀봉형의 반도체장치의 구조에 관한 것이다.
도 1은 본 발명의 제 1 실시예의 반도체장치의 외관을 나타내는 사시도,
도 2는 본 발명의 제 1 실시예의 반도체장치의 투시 평면도와 단면도,
도 3은 본 발명의 제 1 실시예의 반도체장치의 다이패드 상에 부착된 반도체 소자의 전극(내부 전극)과 리드부의 접속상태를 나타낸 요부의 분해도,
도 4는 본 발명의 제 1 실시예의 반도체장치를 소켓에 부착하였을 때의 상태를 나타낸 사시도,
도 5는 본 발명의 제 1 실시예의 반도체장치를 소켓에 부착하였을 때의 상태를 나타낸 단면도,
도 6은 본 발명의 제 2 실시예의 반도체장치의 투시 평면도와 단면도이고,
도 7은 종래의 메모리 모듈의 외관을 나타낸 사시도,
도 8은 종래의 TS0P형 반도체장치의 외관을 나타낸 사시도,
도 9는 종래의 S0J형 반도체장치의 외관을 나타낸 사시도이다.
본 발명을 보다 상세하게 설명하기 위해, 첨부된 도면에 근거하여 설명한다.
제 1 실시예:
도 1은, 본 발명의 제 1 실시예에 따른 반도체장치의 외관을 나타낸 사시도로서, 도 1a는 표면측, 도 1b는 그것의 이면측을 나타내고 있다. 이때, 도면에 있어서 1은 패키지 본체, 2는 외부 접속용 전극이다.
또한, 도 2는 본 발명의 제 1 실시예에 따른 반도체장치의 투시 평면도와 단면도로서, 도면에 있어서, 1은 예를 들면 에폭시 수지로 이루어진 패키지 본체, 2는 외부 접속용 전극, 3은 반도체 소자, 4는 반도체 소자(3)가 부착되는 다이패드, 5는 반도체 소자(3)의 전극인 내부 전극, 6은 반도체 소자(3)의 내부 전극(5)의 각각에 대응하여 패키지 본체(1)의 저면측 단부에 설치된 리드이다.
이들 리드(6)는 와이어(8)에 의해 반도체 소자(3)의 대응하는 내부 전극(5)과 각각 접속되어 있다.
또한, 7은 리드(6)의 절곡부로서, 리드(6)는 도 3에 도시한 것과 같이 패키지 본체 내부에서 오목 형상 및 볼록 형상으로 교대로 절곡되어 설치되어 있다.
그리고, 이 리드(6)의 절곡부(7)의 오목 형상부의 저면 및 볼록 형상부의 상단면은 패키지 본체(1)의 표면에 노출되어 있으며, 이 노출된 부분이 도 1에 나타낸 외부 접속용 전극(2)으로 되어 있다.
리드(6)의 와이어(8)가 접속되지 않은 측의 단부는 패키지 본체(1)의 저면부 근방에서 절단되고, 패키지 본체(1)보다 돌출되지 않도록 되어 있기 때문에, 실질적으로는 외부 리드리스의 구조로 되어 있다.
또한, 리드(6)의 와이어(8)가 접속되지 않은 측의 각각의 단부는 패키지 본체(1)의 저면의 대략 중앙부에 위치하도록 리드(6)의 형상이 형성되어 있다.
또한, 도 4 및 도 5는 본 발명의 제 1 실시예의 반도체장치를 퍼스널 컴퓨터 본체 등의 소켓에 부착하였을 때의 상태를 나타낸 사시도 및 단면도로서, 도 4에 있어서, 9는 소켓, 11은 제 1 실시예의 반도체장치, 도 5에 있어서, 1은 패키지 본체, 2는 외부 접속용 전극, 3은 반도체 소자, 4는 다이패드, 6은 리드, 8은 와이어, 9는 소켓, 12는 소켓(9)의 콘택 핀이다.
도 4 및 도 5에 나타낸 것과 같이, 퍼스널 컴퓨터 본체 등의 소켓(9)에 제 1 실시예에 따른 반도체장치(11)를 실장하였을 때, 리드(6)가 교대로 볼록 형상 또는 오목 형상으로 절곡되어 패키지 본체(1)의 표면에 노출하도록 형성된 외부 접속용 전극(2)에 콘택 핀(12)이 스프링 힘에 의해 확실하게 접촉되어, 전기적으로 접속되는 구조로 되어 있다.
이때, 리드(6)에 형성된 외부 접속용 전극(2)은 패키지 본체(1)의 양 표면(즉, 도 1에 나타낸 표면측 및 이면측의 표면)의 저면에서 교대로 노출시키고 있기 때문에, 각 표면에서의 외부 접속용 전극(2) 사이의 피치는 리드(6) 사이의 피치의 2배가 된다.
따라서, 도시는 하지 않았지만, 각 외부 접속용 전극(2)이 되는 부분의 리드(6)의 폭을 리드(6)의 양단부의 폭보다 충분히 크게 하여, 장착하는 소켓(9)의 콘택 핀(12)과의 접촉면적을 증가시켜, 접촉신뢰성을 증가시키도록 구성하는 것도 가능하다.
이상과 같이, 제 1 실시예에 따른 반도체장치는, 패키지 본체(1)의 외부에 리드(6)가 나와 있지 않기 때문에, 작업에 익숙하지 않은 일반 사용자가 퍼스널 컴퓨터 본체 등의 소켓에 이 반도체장치를 실장하더라도, 종래와 같이 리드(6)가 변형하는 일은 없으며, 용이하게 소켓에 장착하는 것이 가능해진다.
더구나, 리드(6)는 패키지 본체(1) 내부에서 오목 형상 및 볼록 형상으로 교대로 절곡되고, 외부 접속용 전극(2)이 되는 절곡부(7)의 오목 형상부의 저면 및 볼록 형상부의 상단면을 패키지 본체(1)의 양측의 표면에 노출시키는 구조이기 때문에, 외부 접속용 전극(2)이 되는 부분의 리드 피치가 넓어져, 외부 접속용 전극(2)의 면적을 크게 하는 것도 가능하여, 접촉 신뢰성을 향상시킬 수 있다.
또는, 리드 피치를 작게 하더라도 필요한 외부 접속용 전극(2)의 면적을 확보하는 것이 가능하며, 리드 피치를 작게 하는 것에 의해 패키지의 소형화를 도모할 수 있다.
더구나, 리드(6)의 와이어(8)가 접속되지 않은 측의 각각의 단부는 패키지 본체(1)의 저면의 대략 중앙부에 위치하도록 리드(6)의 형상이 형성되고, 또한, 수지 밀봉 전에 있어서는 패키지 본체(1)의 외측으로 연장되어 동일면 상에 있기 때문에, 수지 밀봉 금형으로 이 부분을 용이하게 끼워넣는 것이 가능하므로, 패키지 본체(1)를 금형을 사용하여 사출성형법에 의해 수지 밀봉하여 제작하는 것이 용이하게 된다.
한편, 패키지 본체(1)의 수지 밀봉공정 후에, 리드(6)의 단부의 패키지 본체(1)의 외부에 돌출된 부분은 절단된다.
제 2 실시예:
도 6은, 본 발명의 제 2 실시예에 따른 반도체장치의 투시 평면도와 단면도 로서, 도면에 있어서 1은 예를 들면 에폭시 수지로 이루어진 패키지 본체, 2는 외부 접속용 전극, 3은 반도체 소자, 5는 반도체 소자(3)의 전극인 내부 전극, 6은 반도체소자(3)의 내부 전극(5)에 각각 대응하여 패키지 본체(1)의 저면측 단부에 설치된 리드이다.
이들 리드(6)는 와이어(8)에 의해 반도체 소자(3)의 대응하는 내부 전극(5)과 각각 접속되어 있다.
또한, 7은 리드(6)의 절곡부로서, 리드(6)는 제 1 실시예의 도 3에 나타낸 것과 마찬가지로, 패키지 본체(1) 내부에서 오목 형상 및 볼록 형상으로 교대로 절곡되어 설치되어 있다.
그리고, 이 리드(6)의 절곡부(7)의 오목 형상부의 저면 및 볼록 형상부의 상단면은 패키지 본체(1)의 표면에 노출되어 있고, 이 노출된 부분이 도 3에 나타낸 것과 동일한 외부 접속용 전극(2)으로 되어 있다.
또한, 리드(6)의 와이어(8)가 접속되지 않은 측의 단부는 패키지 본체(1)의 저면부 근방에서 절단되어, 패키지 본체(1)보다 돌출하지 않도록 하고 있기 때문에, 실질적으로는 외부 리드리스 구조로 되어 있다.
제 2 실시예의 특징적인 구조는, 반도체 소자(3)의 내부 전극(5)을 반도체 소자(3)의 중앙부 또는 그 근방에 배치하는 동시에, 리드(6)의 반도체 소자(3)의 내부 전극(5)측의 단부를 절연부재(13)를 통해 내부 전극(5)의 근방까지 연장시키고, 와이어(8)에 의해 각 내부 전극(5)과 이것에 대응하는 리드(6)를 와이어 본드에 의해 접속하도록 한 점에 있다.
이러한 구조를 채용하는 것에 의해, 패키지화된 반도체장치 전체의 높이 방향의 치수 h를 축소할 수 있기 때문에, 반도체장치의 소형화를 도모할 수 있다.
이상과 같이, 본 발명에 관한 반도체장치는, 퍼스널 컴퓨터 등의 확장용 메모리장치와 같이 소켓에의 장착작업에 익숙하지 않은 일반 사용자도 소켓에의 장착을 용이하면서 확실하게 행할 수 있으며, 또한, 소형화된 저가의 반도체장치를 실현하는데 적합하다.

Claims (3)

  1. 복수의 전극을 그 주변부에 형성한 반도체 소자와,
    상기 복수의 전극의 각각 대응하여 설치되고, 상기 복수의 전극의 각각과 와이어로 접속되는 외부 접속용의 복수의 리드와,
    상기 반도체 소자 및 상기 복수의 리드를 수지재로 밀봉한 패키지 본체를 구비하고,
    상기 복수의 리드는, 상기 패키지 본체의 소켓에 삽입되는 측의 저면을 향해 연장되며, 교대로 볼록 형상 및 오목 형상으로 절곡되고, 볼록 형상부의 상단면 및 오목 형상부의 저면이 상기 패키지 본체의 표면에 노출되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    복수의 리드는, 패키지 본체의 소켓에 삽입되는 측의 저면을 향해 연장되고, 교대로 볼록 형상 및 오목 형상으로 절곡되며, 볼록 형상부의 상단면 및 오목 형상부의 저면이 상기 패키지 본체의 표면에 노출되어 있는 동시에, 상기 패키지 본체의 저면의 중앙 근방에서 종단되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    반도체 소자는 복수의 전극을 그것의 표면의 대략 중앙부에 형성되는 동시에, 상기 반도체 소자의 복수의 전극의 각각 대응하여 설치된 복수의 리드의 일단측을 상기 복수의 전극의 근방으로 연장하고, 대응하는 전극과 리드 단부를 와이어로 접속한 것을 특징으로 하는 반도체장치.
KR1020007003601A 1997-10-07 1997-10-07 반도체장치 KR100338225B1 (ko)

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Application Number Priority Date Filing Date Title
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485006B2 (en) 2004-03-31 2009-02-03 Samsung Electronics Co. Ltd. Memory module, socket and mounting method providing improved heat dissipating characteristics

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4450530B2 (ja) * 2001-07-03 2010-04-14 三菱電機株式会社 インバータモジュール
KR100475740B1 (ko) * 2003-02-25 2005-03-10 삼성전자주식회사 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치
US6888179B2 (en) 2003-04-17 2005-05-03 Bae Systems Information And Electronic Systems Integration Inc GaAs substrate with Sb buffering for high in devices
DE102006033864B4 (de) * 2006-07-21 2009-04-16 Infineon Technologies Ag Elektronische Schaltung in einer Package-in-Package-Konfiguration und Herstellungsverfahren für eine solche Schaltung

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5487474A (en) 1977-12-23 1979-07-11 Nec Corp Semiconductor device
JPS62149848A (ja) 1985-12-24 1987-07-03 Kawasaki Steel Corp 耐水素侵食特性に優れたCr−Mo鋼
JPH0642345Y2 (ja) * 1986-03-12 1994-11-02 ロ−ム株式会社 半導体装置
JPS62261164A (ja) 1986-05-08 1987-11-13 Mitsubishi Electric Corp 樹脂封止型半導体装置
JPS6352455A (ja) * 1986-08-22 1988-03-05 Hitachi Ltd 封止型半導体装置用リ−ドフレ−ム
JPH02260450A (ja) * 1989-03-30 1990-10-23 Mitsubishi Electric Corp 半導体装置およびその実装方法
JPH04196348A (ja) 1990-11-28 1992-07-16 Hitachi Ltd 半導体装置
JPH04243155A (ja) * 1991-01-17 1992-08-31 Nec Corp 混成集積回路装置
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JPH05206315A (ja) 1992-01-27 1993-08-13 Hitachi Ltd 半導体装置
JP3035403B2 (ja) * 1992-03-09 2000-04-24 富士通株式会社 半導体装置
JP3232698B2 (ja) 1992-09-14 2001-11-26 ソニー株式会社 樹脂封止型半導体装置とその製造方法
JPH0722567A (ja) 1993-07-01 1995-01-24 Fujitsu Miyagi Electron:Kk モールド樹脂封止型半導体装置とその製造方法
JP2875139B2 (ja) 1993-07-15 1999-03-24 株式会社東芝 半導体装置の製造方法
US5760471A (en) * 1994-04-20 1998-06-02 Fujitsu Limited Semiconductor device having an inner lead extending over a central portion of a semiconductor device sealed in a plastic package and an outer lead exposed to the outside of a side face of the plastic package
US5545920A (en) * 1994-09-13 1996-08-13 Texas Instruments Incorporated Leadframe-over-chip having off-chip conducting leads for increased bond pad connectivity
US5623395A (en) * 1995-12-15 1997-04-22 Mitsubishi Semiconductor America, Inc. Integrated circuit package assembly

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485006B2 (en) 2004-03-31 2009-02-03 Samsung Electronics Co. Ltd. Memory module, socket and mounting method providing improved heat dissipating characteristics

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