KR100336770B1 - 커패시터 형성방법 - Google Patents
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Abstract
본 발명은 커패시터 형성방법에 관한 것으로, 종래 커패시터 형성방법은 각 커패시터 하부전극을 분리하기 위해서 절연막을 증착한 후 에치백하여 폴리실리콘의 상부가 드러나도록 해야하므로 공정상 난이도가 높고, 이 절연막과 하부전극을 둘러싸는 산화막의 식각비가 다를경우 절연막을 습식각등으로 제거한 후에 산화막을 제거해야 하므로 공정이 많고 복잡한 문제점이 있었다. 따라서 본 발명은 트랜치가 형성된 반도체기판 상에 일정한 거리로 이격되는 제 1~제 4게이트를 형성한 후, 상부전면에 제 1층간절연막을 형성하는 공정과; 상기 제 1~제 4게이트간 이격영역의 제 1층간절연막을 식각하고, 도전성물질을 채워 제 1~제 3플러그를 형성한 다음 상부전면에 제 2층간절연막을 형성하는 공정과; 상기 제 2플러그가 형성된 영역의 제 2층간절연막을 식각하고, 도전성물질을 채워 비트라인컨택을 형성한 다음 웨이퍼 상부전면에 도전막을 형성하고, 이를 패터닝하여 비트라인을 형성하는 공정과; 상기 구조물 상부전면에 제 3층간절연막을 형성하고, 상기 제 1,제 3플러그가 형성된 영역의 제 2,제 3층간절연막을 식각하고, 도전성물질을 채워 노드컨택을 형성하는 공정과; 상기 구조물 상부전면에 차례로 질화막, 산화막을 형성하고, 그 상부에 커패시터가 형성될 영역에 맞추어 패터닝 한 감광막을 형성하는 공정과; 상기 감광막으로 산화막 및 질화막을 식각하여 패터닝하고 상기 드러난 노드컨택을 이용하여 불순물을 포함한 에피층을 성장시키는 공정과; 상기 구조물 상부전면에 폴리실리콘을 증착하는 공정과; 상기 폴리실리콘을 이방성식각하여 상기 산화막의 상부가 드러나도록하는 공정과; 상기 공정으로 드러난 산화막을 제거하는 공정으로 이루어지는 커패시터 형성방법을 통해 각 커패시터 하부전극을 분리하기위해 절연막을 이용하지 않고, 커패시터 하부전극 역할을 하는 폴리실리콘 하부에 불순물이 포함된 에피층을 형성함으로써 단순한 이방성식각에 의해 각 커패시터 하부전극을 분리 할 수 있도록 하여 공정이 용이해 지는 효과가 있다.
Description
본 발명은 커패시터 형성방법에 관한 것으로, 특히 각 커패시터 하부전극을 분리하는 공정에서 절연막을 이용하지 않으면서도 각 하부전극을 용이하게 분리하기에 적당하도록 한 커패시터 형성방법에 관한 것이다.
종래 커패시터 형성방법을 도 1a 내지 도 1c의 수순단면도를 참고로 하여 설명하면 다음과 같다.
먼저, 도 1a에 도시한 바와 같이 반도체기판(1)상에 트랜치(2)를 형성하여 액티브영역을 정의하고, 반도체기판(1) 및 트랜치(2)의 상부에 일정한 거리로 이격되는 게이트(3A~3D)를 형성한다.
그리고, 상기 게이트(3A~3D)가 형성된 구조물 상에 층간절연막(4)을 형성하고, 액티브영역과 트랜치(2)상의 게이트(3A~3D)간 이격영역을 식각하여 컨택홀을 형성한 후, 도전성물질을 채워 플러그(5A~5C)를 형성한다.
그리고, 상기 플러그(5A~5C)가 형성된 구조물 상에 층간절연막(6)을 형성하고, 상기 형성된 플러그(5B)의 일부가 드러나도록 컨택홀을 형성한 후 그 상부에 도전성물질을 증착하고 이를 평탄화하여 비트라인컨택(7)을 형성한다.
그리고, 상기 구조물 상부에 도전막을 증착하고 패터닝하여 비트라인(8)을 형성 한 후 그 상부전면에 층간절연막(9)을 형성한다.
그리고, 상기 층간절연막(9)을 상기 플러그(5A,5C)가 형성된 영역이 드러나도록 식각하여 컨택홀을 형성한 다음 도전성물질로 컨택홀을 채워 노드컨택(10)을 형성한다.
그리고, 상기 구조물 상부전면에 차례로 질화막(11), 산화막(12)을 증착하고, 그 산화막(12) 상부에 감광막(PR1)을 도포한 후 커패시터 하부전극이 형성될 영역에 맞도록 이를 패터닝한다.
이때, 상기 질화막(11)은 후속공정에서 이용하는 습식식각에 대한 배리어막의 역할을 한다.
그 다음, 도 1b에 도시한 바와 같이 상기 형성한 감광막(PR1) 패턴을 이용하여 산화막(12) 및 질화막(11)을 건식각하여 커패시터 하부전극을 위한 패턴을 형성한 다음 그 상부전면에 폴리실리콘(13)을 형성하고, 그 상부에 절연막(14)을 증착한 후 이를 에치백하여 상기 폴리실리콘(13)의 상부 일부가 드러나도록 한다.
그 다음, 도 1c에 도시한 바와 같이 상기 형성한 폴리실리콘(13)을 상기 절연막(12)이 드러날 때 까지 에치백하고, 상기과정을 통해 드러난 산화막(12)을 식각하여 제거한다.
그러나, 상기한 바와같은 종래 커패시터 형성방법은 각 커패시터 하부전극을 분리하기 위해서 절연막을 증착한 후 에치백하여 폴리실리콘의 상부가 드러나도록 해야하므로 공정상 난이도가 높고, 이 절연막과 하부전극을 둘러싸는 산화막의 식각비가 다를경우 절연막을 습식각등으로 제거한 후에 산화막을 제거해야 하므로 공정이 많고 복잡한 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 절연막을 사용하지 않고서도 각 커패시터 하부전극을 분리할 수 있도록 하여 공정을 용이하게 할 수 있는 커패시터 형성방법을 제공하는데 있다.
도 1은 종래 커패시터 형성방법을 보인 수순단면도.
도 2는 본 발명의 일 실시예를 보인 수순단면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
21 : 반도체기판 22 : 트랜치
23A~23D : 게이트 24,26,29 : 층간절연막
25A~25C : 플러그 27 : 비트라인컨택
28 : 비트라인 30 : 노드컨택
31 : 질화막 32 : 산화막
33 : 에피층 34 : 폴리실리콘
PR2 : 감광막
상기한 바와같은 본 발명의 목적을 달성하기 위한 커패시터 형성방법은 트랜치가 형성된 반도체기판 상에 일정한 거리로 이격되는 제 1~제 4게이트를 형성한 후, 상부전면에 제 1층간절연막을 형성하는 공정과; 상기 제 1~제 4게이트간 이격영역의 제 1층간절연막을 식각하고, 도전성물질을 채워 제 1~제 3플러그를 형성한 다음 상부전면에 제 2층간절연막을 형성하는 공정과; 상기 제 2플러그가 형성된 영역의 제 2층간절연막을 식각하고, 도전성물질을 채워 비트라인컨택을 형성한 다음 웨이퍼 상부전면에 도전막을 형성하고, 이를 패터닝하여 비트라인을 형성하는 공정과; 상기 구조물 상부전면에 제 3층간절연막을 형성하고, 상기 제 1,제 3플러그가 형성된 영역의 제 2,제 3층간절연막을 식각하고, 도전성물질을 채워 노드컨택을 형성하는 공정과; 상기 구조물 상부전면에 차례로 질화막, 산화막을 형성하고, 그 상부에 커패시터가 형성될 영역에 맞추어 패터닝 한 감광막을 형성하는 공정과; 상기 감광막으로 산화막 및 질화막을 식각하여 패터닝하고 상기 드러난 노드컨택을 이용하여 불순물을 포함한 에피층을 성장시키는 공정과; 상기 구조물 상부전면에 폴리실리콘을 증착하는 공정과; 상기 폴리실리콘을 이방성식각하여 상기 산화막의 상부가 드러나도록 하는 공정과; 상기 공정으로 드러난 산화막을 제거하는 공정으로 이루어지는 것을 특징으로한다.
상기한 바와같은 본 발명에 의한 커패시터 형성방법을 첨부한 도 2a 내지 도 2e의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시한 바와 같이 반도체기판(21)상에 트랜치(22)를 형성하여 액티브영역을 정의하고, 반도체기판(21) 및 트랜치(22)의 상부에 일정한 거리로 이격되는 게이트(23A~23D)를 형성한다.
그리고, 상기 게이트(23A~23D)가 형성된 구조물 상에 층간절연막(24)을 형성하고, 액티브영역과 트랜치(22)상의 게이트(23A~23D)간 이격영역을 식각하여 컨택홀을 형성한 후, 도전성물질을 채워 플러그(25A~25C)를 형성한다.
그리고, 상기 플러그(25A~25C)가 형성된 구조물 상에 층간절연막(26)을 형성하고, 상기 형성된 플러그(25B)의 일부가 드러나도록 컨택홀을 형성한 후 그 상부에 도전성물질을 증착하고 이를 평탄화하여 비트라인컨택(27)을 형성한다.
그리고, 상기 구조물 상부에 도전막을 형성하고 이를 패터닝하여 비트라인(28)을 형성한 후 상기 비트라인(28)이 형성된 구조물 상에 층간절연막(29)을 형성하고, 상기 플러그(25A,25C)가 형성된 영역을 식각하여 컨택홀을 형성한 다음 도전성물질을 채우고 이를 평탄화 하여 노드컨택(30)을 형성한다.
이때, 노드컨택(30)에 채워지는 도전성물질은 폴리실리콘을 사용한다.
그리고, 상기 구조물의 상부에 차례로 질화막(31), 산화막(32)을 형성하고, 그 상부에 감광막(PR2)을 도포한 후 커패시터 하부전극이 형성될 영역에 맞도록 패터닝한다.
이때, 상기 질화막(31)은 후속공정에서 이용하는 습식식각에 대한 배리어막의 역할을 한다.
그 다음, 도 2b에 도시한 바와 같이 상기 형성한 감광막(PR2)을 이용하여 산화막(32) 및 질화막(31)을 건식각하여 커패시터 하부전극을 위한 패턴을 형성한다.
그리고, 상기 과정에 의해 드러난 노드컨택(30)은 폴리실리콘으로 이루어져 있으므로 이를 선택적 에피성장방법으로 상기 형성한 패턴의 하부를 채울정도로 불순물을 포함한 에피층(33)을 성장시킨다.
이때, 에피층(33)의 가장 낮은 두께는 하부전극을 이루는 폴리실리콘(34)의 증착두께보다 두꺼워야한다.
그 다음, 도 2c에 도시한 바와 같이 상기 구조물 상부전면에 커패시터 하부전극으로 쓰일 폴리실리콘(34)을 증착한다.
그 다음, 도 2d에 도시한 바와 같이 상기 폴리실리콘(34)을 이방성식각 방식으로 상기 산화막(32)의 상부가 드러나도록 식각하면 산화막(32)패턴의 상부에 형성된 폴리실리콘(34)이 식각되는동안 에피층(33)의 상부에 형성된 폴리실리콘(34)이 식각되어, 불순물이 포함되어 도전성물질이 된 에피층(33)이 커패시터 하부전극의 바닥이 된다.
그 다음, 도 2e에 도시한 바와 같이 상기 공정을 통해 드러난 산화막(32)을 습식식각으로 제거한다.
상기한 바와 같이 본 발명 커패시터 형성방법은 각 커패시터 하부전극을 분리하기위해 절연막을 이용하지 않고, 커패시터 하부전극 역할을 하는 폴리실리콘 하부에 불순물이 포함된 에피층을 형성함으로써 단순한 이방성식각에 의해 각 커패시터 하부전극을 분리 할 수 있도록 하여 공정이 용이해 지는 효과가 있다.
Claims (1)
- 트랜치가 형성된 반도체기판 상에 일정한 거리로 이격되는 제 1~제 4게이트를 형성한 후, 상부전면에 제 1층간절연막을 형성하는 공정과; 상기 제 1~제 4게이트간 이격영역의 제 1층간절연막을 식각하고, 도전성물질을 채워 제 1~제 3플러그를 형성한 다음 상부전면에 제 2층간절연막을 형성하는 공정과; 상기 제 2플러그가 형성된 영역의 제 2층간절연막을 식각하고, 도전성물질을 채워 비트라인컨택을 형성한 다음 웨이퍼 상부전면에 도전막을 형성하고, 이를 패터닝하여 비트라인을 형성하는 공정과; 상기 구조물 상부전면에 제 3층간절연막을 형성하고, 상기 제 1,제 3플러그가 형성된 영역의 제 2,제 3층간절연막을 식각하고, 도전성물질을 채워 노드컨택을 형성하는 공정과; 상기 구조물 상부전면에 차례로 질화막, 산화막을 형성하고, 그 상부에 커패시터가 형성될 영역에 맞추어 패터닝 한 감광막을 형성하는 공정과; 상기 감광막으로 산화막 및 질화막을 식각하여 패터닝하고 상기 드러난 노드컨택을 이용하여 불순물을 포함한 에피층을 성장시키는 공정과; 상기 구조물 상부전면에 폴리실리콘을 증착하는 공정과; 상기 산화막의 상부가 드러나도록 상기 폴리실리콘을 이방성식각하는 공정과; 상기 공정으로 드러난 산화막을 제거하는 공정으로 이루어진 것을 특징으로하는 커패시터 형성방법.
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