KR100324019B1 - 반도체소자의셀프얼라인콘택형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 셀프 얼라인 콘택 형성방법에 관한 것으로, 특히 콘택홀 마스크를 사용하지 않고, 라인 & 스페이스(Line & Space) 패턴에 스페이스 형성만으로 콘택홀을 형성하는 셀프 얼라인 콘택 형성방법에 관한 것이며, 콘택홀 형성을 위해 단지 종래의 스페이스 형성공정만을 사용함으로 콘택홀 형성 마스크가 필요 없어 공정이 매우 단순하며, 콘택홀 패턴의 미스얼라인을 생각할 수 없는 진정한 의미의 셀프 얼라인 콘택 형성을 이룰 수 있으므로 반도체 소자의 제조공정의 안정화 및 수율 향상을 도모할 수 있는 기술이다.

Description

반도체 소자의 셀프 얼라인 콘택 형성방법.
본 발명은 반도체소자의 셀프 얼라인 콘택(Self Align Contact) 형성방법에 관한 것으로, 특히 콘택홀 마스크를 사용하지 않고, 라인 & 스페이스(Line & Space) 패턴에 스페이스(Spacer) 형성만으로 콘택홀을 형성하는 셀프 얼라인 콘택 형성방법에 관한 것이다.
반도체 소자의 콘택홀을 형성하기 위한 종래의 일반적인 방법은 직접적인 콘택홀(Direct Contact Hole) 방법과 셀프 얼라인 콘택 형성 방법으로 크게 구분해 볼 수 있다.
상기 직접적인 콘택홀 형성방법은 그 공정이 매우 간단하지만 마스크 작업시 미스얼라인(Misalign)에 의해 쇼트를 유발할 수 있는 단점이 있다.
이에 비해 셀프 얼라인 콘택 형성방법은 질화 필름(Nitride Film) 등을 장벽 (Barrier)으로 하여 미스얼라인이 발생해도 쇼트가 나지 않도록 하는 방법이다.(도 6 참조)
상기한 종래기술에 의한 셀프 얼라인 콘택 형성공정에 대해 첨부도면을 참조하여 설명하기로 한다.
도 1 은 종래의 기술에 따라 형성된 비트라인의 평면도이다. 상기 도면에서 도면부호 (1)이 비트라인이고, 도면부호 (2)는 스페이스(space)이다.
도 2 는 저장전극 콘택의 평면도이며, 소정크기의 원으로 표시된 부분(도면부호 3)가 콘택홀이 형성될 영역이고, 나머지 부분(4)은 레지스트가 남아서 식각장벽 역할을 하는 부분이다.
도 3 은 종래의 방법으로 콘택홀까지 형성했을 때, 라인&스페이스 패턴과 콘택홀 패턴의 상대위치 및 상관관계를 보여주는 평면도이다.
즉 상기 도 3 은 중첩정밀도가 아주 우수할 때, 콘택홀을 식각한 후, 비트라인과(1)과 저장전극 콘택홀(3)의 상대적인 위치를 평면상태에서 나타낸 도면이다.
도 4 는 상기 도 3 의 A-B 선에 따른 단면상태를 형성하기 위한 제조 공정 단계를 도시한 단면도이다.
상기 도 4 를 참조하여 종래의 기술에 따른 반도체 소자의 콘택형성 공정을 설명하면,
먼저, 반도체 기판(11) 상부에 전도성 박막(12)을 증착한다.이때 상기 전도성 박막(12)으로는 폴리필름(Poly Film)이나 텅스텐실리사이드(WSix) 필름을 사용한다.(도 a 참조)
상기 도 1 과 같이 패터닝이 되는 마스크를 사용하여 상기 전도성 박막(12) 상부에 감광막 패턴(13)을 형성한 후(도 b 참조), 상기 패턴(13)을 마스크로 하여 하부 전도성 박막(12)을 식각한다.(도 c 참조)
그 후 전체구조 상부에 제 1 절연막(14)을 소정 두께로 형성한다. 이때 상기 제 1 절연막(14)은 셀프 얼라인 콘택 형성공정의 식각장벽 역할을 하게 된다. 이때 상기 제1절연막(14)으로는 주로 질화막을 사용한다.(도 d 참조)
그 다음, 마스크 없이 전면식각으로 제1절연막(14) 스페이스를 형성한 후(도 e 참조), 전체구조 상부에 제 2 절연막(15)을 증착한 후, 상기 도 2 와 같이 패턴이 형성되는 콘택홀 마스크를 사용하여 상기 제 2 절연막(15) 상부에 콘택 형성용 감광막 패턴(16)을 형성한다.(도 f 참조).
다음 상기 콘택 형성용 감광막 패턴(16)을 마스크로 하여 상기 제 2 절연막 (15)을 식각함으로써 콘택홀(16)을 형성한다.
이상 상기와 같은 종래의 셀프 얼라인 콘택 형성방법은 공정이 매우 복잡하며, 더욱이 콘택홀 마스크 작업시 미스얼라인이 패턴 크기 만큼, 또는 패턴의 주기의 절반만큼이나 그 이상 발생하는 경우 공정을 진행할 수 없게 된다. 즉, 미스얼라인이 발생하는 경우까지 포함하는 진정한 의미의 "셀프 얼라인"은 아닌 것이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 라인 ＆ 스페이스 패턴을 형성할 때, 콘택 마스크없이 스페이스 형성 공정만으로 원하는 위치에 콘택홀을 형성할 수 있도록 디자인을 최적화하고, 스페이스 형성공정에서 콘택홀의 위치를 제외한 다른 영역에서는 산화막이 갭-필(gap-fill)이 되도록 하는 반도체 소자의 셀프 얼라인 콘택 형성방법을 제공함에 그 목적이 있다.
도 1 은 종래기술의 실시예에 따른 비트라인의 평면도.
도 2 는 종래기술의 실시예에 따른 저장전극 콘택의 평면도.
도 3 은 종래기술의 실시예에 따라 택홀까지 형성했을 때, 비트라인 라인& 스페이스 패턴과 저장전극 콘택홀 패턴의 상대위치 및 상관관계를 보여주는 평면도.
도 4 는 상기 도 3의 A-B 선에 따른 단면상태를 형성하기 위한 제조 공정을 도시한 단면도.
도 5 는 본 발명의 실시예에 따른 비트라인 패턴의 형상을 도시한 평면도
도 6 는 본 발명의 실시예에 따라 저장전극 콘택홀을 형성할때까지의 라인 ＆ 스페이스 패턴과 콘택홀을 나타내는 평면도.
도 7 은 상기 도 6 의 C-D 선에 따른 단면상태의 구조를 형성하기 위한 반도체 소자의 셀프 얼라인 콘택 형성 제조 공정도.
도 8 은 상기 도 6 의 E-F 선에 따른 단면상태의 구조를 형성하기 위한 반도체 소자의 셀프 얼라인 콘택 형성공정을 도시한 단면도.
〈 도면의 주요 부분에 대한 부호의 설명〉
1,5 : 비트라인 2,4,6 : 스페이스(space)
3 : 콘택홀 형성영역 11,21 : 반도체 기판
12,23 : 전도성 박막 13,16,27 : 감광막 패턴
14,25 : 제 1 절연막 15,29 : 제 2 절연막
29' : 제 2 절연막 스페이스 17,31 : 콘택홀
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 셀프 얼라인 콘택 형성방법의 특징은,
반도체 기판 상부에 전도성 박막을 증착하는 단계와,
상기 전도성 박막 상부에 제1 절연막을 증착하는 단계와,
상기 제1절연막과 전도성 박막을 식각하여 라인/스페이스 패턴을 형성하되. 코택홀로 예정된 스페이스 부분을 오목하게 형성하고 타부분은 볼록하여 이웃하는 라인 패턴과 대칭되게 형성하는 단계와,
전체표면상부에 제2절연막을 증착하고 전면식각하여 상기 라인패턴 측벽에 제2절연막 스페이서를 형성하되, 상기 콘택홀로 예정된 스페이스 부분에 콘택홀이 구비되고 타부분은 제2절연막으로 매립되는 단계를 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
도 5 는 본 발명의 실시예에 따라 디자인된 비트라인을 도시한 평면도이고, 도 6 는 본 발명의 실시예에 따라 콘택홀까지 형성했을 때, 라인 ＆ 스페이스 패턴과 콘택홀을 나타내는 평면도이다.
본 발명의 방법에 따른 상기 도 5 에 도시된 비트라인(9)의 특징은 비트라인 스페이서의 형성 공정으로 콘택홀이 형성되는 것이다. 여기서, 콘택홀이 형성된 후의 평면도는 도 6 와 같다.
도 7 은 상기 도 6의 C-D 절단면에 따른 반도체소자의 셀프 얼라인 콘택 형성방법을 도시한 단면도이고, 도 8 은 상기 도 6 의 E-F 절단면에 따른 단면상태를도시한 단면도로서, 상기 도 7 과 도 8을 참고로 하여 설명하면 다음과 같다.
먼저, 반도체 기판(21) 상부에 전도성 박막(23)을 증착한다.(도 a 참조)
다음, 상기 전도성 박막(23) 상부에 제1 절연막(25)을 증착한다. 이때 상기 제 1 절연막(25)은 후속되는 전면식각공정에서 식각 장벽(Barrier) 역할을 한다.(도 b 참조)
다음, 상기 제 1 절연막(25) 상부에 감광막 패턴(27)을 형성한다, 이 때, 상기 감광막패턴(27)은 비트라인 마스크를 이용한 이용한 노광 및 현상공정으로 형성한 것이다.(도 c 참조)
그리고, 상기 감광막 패턴(27)을 마스크로 하여 상기 제 1 절연막(25)과 전도성 박막(23)을 식각하고, 상기 감광막패턴(27)을 제거한다.(도 d 참조)
그 다음, 전체구조상부에 제 2 절연막(29)을 증착하되, 상기 본 발명의 도 6에서 보듯이 절단선 C-D 선과 E-F 선의 단면에서 스페이스의 간격이 서로 다른 점에 착안하여 E-F 단면의 스페이스는 갭-필이 되고, C-D 단면은 갭-필이 되지 않도록 소자의 디자인룰에 따라 증착한다.(도 e 참조)
그리고, 전면식각공정으로 상기 제2절연막(29)을 식각하여 상기 비트라인 특벽에 제2절연막(29) 스페이서를 형성한다.
이때, 상기 도 6의 E-F 선의 단면에서는 제 2 절연막(29)이 남아 있고, C-D 선의 단면은 제2절연막(29) 스페이서가 형성되어, 상기 제2절연막(29) 스페이서 사이 공간이 콘택홀(31)로 된다.
한편, 상기한 본 발명의 셀프 얼라인 콘택 형성방법은 반도체 소자의 디램제조 공정 중 워드라인 형성 공정 및 후속 콘택홀, 예컨데 주로 비트라인 콘택홀 형성 공정에서도 워드란인 패턴을 최적화하며 스페이스 공정만으로도 셀프 얼라인 콘택을 형성할 수 있다.
이상 상술한 바와 같은 본 발명의 반도체 셀프 얼라인 콘택 형성방법은, 콘택홀 형성용 마스크 없이 종래의 스페이서 형성공정만으로 콘택홀을 형성하여 공정을 단순화시키고 콘택홀 패턴의 미스얼라인을 생각할 수 없는 진정한 의미의 셀프 얼라인 콘택 형성을 이룰 수 있으므로 반도체 소자의 제조공정의 안정화 및 수율향상을 도모할 수 있다.

Claims (1)

  1. 반도체 기판 상부에 전도성 박막을 증착하는 단계와,
    상기 전도성 박막 상부에 제1 절연막을 증착하는 단계와,
    상기 제1절연막과 전도성 박막을 식각하여 라인/스페이스 패턴을 형성하되, 콘택홀로 예정된 스페이스 부분을 오목하게 형성하고 타부분은 볼록하여 이웃하는 라인 패턴과 대칭되게 형성하는 단계와,
    전체표면상부에 제2절연막을 증착하고 전면식각하여 상기 라인패턴 측벽에 제2절연막 스페이서를 형성하되, 상기 콘택홀로 예정된 스페이스 부분에 콘택홀이 구비되고 타부분은 제2절연막으로 매립되는 단계를 포함하는 반도체 소자의 셀프 얼라인 콘택 형성방법.
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