KR100323910B1 - Data interface and high-speed communication system using the same - Google Patents
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Abstract
프로세서간에서 데이터의 수수를 하는 데이터 인터페이스를, 데이터를 보내는 쪽의 기록측 프로세서의 데이터가 클록신호에 따라 기록되는 기록측 레지스터군 (12)과, 이들 기록측 레지스터군에 기록된 데이터가 후의 클록동작에 의해 전송되어 기록되는 데이터를 받는쪽의 판독측 프로세서에 의해 데이터가 판독되는 판독 레지스터군(13)와, 상기 기록측 프로세서의 어드레스신호와 라이트신호에 따라 상기 기록 레지스터군중의 레지스터에 선택적으로 기록을 하기 위한 기록제어수단 (15), (14-1~14-n)과 , 판독측 프로세서의 어드레스신호에 따라, 상기 판독측 레지스터군중의 레지스터에 선택적으로 판독을 하기 위한 판독 제어수단(16),(17)으로 구성되고, 기록측 레지스터와 판독측 레지스터의 더불버퍼 구성으로 한것에 의해 어드레스신호와 데이터신호를 기록측과 판독측에서 따로 따로 접속되도록 하였으므로 각각의 프로세서가 서로가 간섭하지 않고 전송을 할수 있다.In the data interface for transferring data between processors, the recording side register group 12 in which data of the recording side processor sending data is recorded according to the clock signal, and the data recorded in these recording side register groups is later clocked. A read register group 13 in which data is read by a read-side processor receiving data to be transferred and written by an operation, and selectively in registers in the write register group in accordance with an address signal and a write signal of the write-side processor. Recording control means 15, 14-1 to 14-n for recording and read control means 16 for selectively reading out a register in the read side register group in accordance with an address signal of the read side processor; ) And (17), and the address buffer and the data signal by the double buffer configuration of the write register and the read register. Are separately connected on the recording side and the reading side, so that each processor can transmit without interfering with each other.
Description
본 발명은, 예를들면 기계구조물, 전동기등의 제어대상을 여러개의 마이크로프로세서에 의한 멀티프로세서 구성의 연산처리 시스템에 의해 제어할때에서의, 마이크로프로세스간에서의 수수(授受)를 보다 고속으로 실행하는 인터페이스 및 이를 사용한 고속통신시스템에 관한 것이다.The present invention, for example, when controlling the control targets such as machine structures, electric motors, etc. by a multi-processor arithmetic processing system of a plurality of microprocessors, the transfer between the micro-processes at a higher speed An interface to be executed and a high speed communication system using the same.
종래는, 여러개의 마이크로프로세서에 의해 제어를 하는 경우 제어대상의 상대를 표현하는 정보를 제어대상으로부터 수리하고, 이 제어정보로부터 연산처리를 하며 제어대상에 대해 직접명령을 내는 마이크로프로세서(이하, 제어측프로세서라한다)와, 전송 인터페이스나 맨머신인터페이스나 외부의 인터페이스로부터의 정보로부터 단수 또는 복수의 제어측 프로세서에 대해, 명령을 내는 마이크로프로세서(이하, 중앙측 프로세서라 한다)와의 사이에서 명령, 메시지 및 각종제어정보등을 수수하는 방법으로서, 시리얼전송, 파라렐전송 또는 듀얼 포트메모리를 사용한 전송이 시행되었었다.Conventionally, in the case of control by a plurality of microprocessors, a microprocessor which receives information representing a counterpart of a control target from a control target, performs arithmetic processing from the control information, and issues a direct command to the control target (hereinafter, referred to as control). Between a microprocessor (hereinafter referred to as a central processor) that issues instructions to one or more control-side processors from information from a transmission interface, a man-machine interface, or an external interface; As a method of receiving messages and various control information, serial transmission, parallax transmission or transmission using dual port memory has been implemented.
듀얼 포트메모리를 사용한 전송이라는 것은, 듀얼 포트메모리로의 제어측, 중앙측 또는 양측으로부터의 리드/라이트를, 제어측과 중앙측사이에서 미리 정해진 전송순서에 따라 실시하는 것으로, 명령, 메시지 및 각종 제어정보등의 수수를 하는 것이다.Transmission using the dual port memory means that the read / write from the control side, the center side, or both sides to the dual port memory is performed in a predetermined transfer order between the control side and the center side. It is to receive control information.
하나의 중앙측 프로세서와 여러개의 제어측 프로세서간에 각종제어정보를 수수할때에 다음의 조건을 구비할 필요가 있다.When receiving various control information between one central processor and multiple control processors, the following conditions need to be provided.
(1) 중앙측 프로세서가 각 제어측 프로세서에 대해 이 정보의 송출타이밍은 각 제어측 프로세서의 고속 샘플링에서의 단시간내의 고속연산주기에 대해, 비교적 길게 되어 있으나, 송출타이밍에는 확실하게 수수가 되지 않으면 안된다.(1) The sending timing of this information by the central processor for each control processor is relatively long for the high-speed operation period within a short time in the high-speed sampling of each controlling processor. Can not be done.
(2) 중앙측 프로세서가 각 제어측 프로세서와 수수하지 않으면 안되는 데이터는 수십에서 수백워드 단위를 갖고 있고, 회로기능이 한번의 송출로 보낼수가 있는 데이터의 크기를 초과해 있어야 한다.(2) The data that the central processor must receive from each processor must be in the order of tens to hundreds of words, and the circuit function must exceed the size of data that can be sent in one transmission.
(3) 각 제어측 프로세서의 고속 샘플링에서의 단시간에서의 고속연산주기에 대해 중앙측 프로세서가 이 정보의 수수에 관해, 각 제어측 프로세서의 연산시간에 영향을 미치고 각 제어측의 연산주기를 초과하는 처리를 하면 안되며, 또 각 제어측 프로세서와의 이 정보의 수수에 대해 중앙측 프로세서도 자신의 처리시간에 영향을 미치고, 중앙측 프로세서의 연산주기를 초과하는 처리를 해서는 안된다.(3) For the high-speed computation period in a short time in the high-speed sampling of each control-side processor, the central processor affects the computation time of each control-side processor with respect to the delivery of this information, and exceeds the computation cycle of each control-side. The central processor also affects its own processing time and does not exceed the processing cycle of the central processor.
(4) 중앙측 프로세서 및 제어측 프로세서가 한번의 작동으로 수수되는 제어정보데이터는 하나의 정리된 정합성을 포함하고 있고, 어떤 데이터는 수수에 성공하고 어느 데이터는 수수에 실패가 있어서는 안된다.(4) The control information data received by the central processor and the control processor in one operation includes one unified consistency, which data succeeds and which data cannot fail.
이들의 조건을 만족하도록 중앙측 단수와, 제어측의 복수의 프로세서간에서, 각 연산처리 구조와 회로를 여하히 실현하는지, 그 실현 방법에서 이하의 것이 있었다.In order to satisfy these conditions, each operation processing structure and circuit are realized between the central stage and the plurality of processors on the control side.
종래의 시리얼전송에서는 동기 비동기 전송을 선택하는 것이 가능하다.In conventional serial transmission, it is possible to select synchronous asynchronous transmission.
1워드가 1바이드로, 이의 1워드정도의 정보의 수수이면, 통신을 하는 2개의 프로세서가 서로 간섭하는 일 없이 통신하는 것이 가능하다.If one word is one byte and the number of information about one word is one, it is possible for two communicating processors to communicate without interfering with each other.
그러나 수수하지 않으면 안되는 데이터가 이를 초과하는 경우, 아무래도 수신측이 데이터를 수신한 것을 송신측의 프로세서에 전하지 않으면 송신측은 다음의 데이터의 전송이 불가능해진다.However, if the data required to be exceeded exceeds this, the transmitting side cannot transmit the next data unless the receiving side informs the processor of the transmitting side.
이로써 연산주기가 다른 2개의 프로세서에서는 송수신을 실시한 중앙측과, 제어측의 프로세서간에서 「송출완료/송출미완료」,「수리완료/수리미완료」 의 확인정보의 핸드세이크동작이 필요하고 제어정보데이터를 수수의 확인처리를 위해 서로의 연산처리 주기를 서로 간섭해서 처리시간전체가 오버해버리게 된다.As a result, the two processors with different operation cycles require a handshake operation for confirmation information of "sending / unsending" and "repairing / unsuccessful" between the central side that has transmitted and received and the processor on the control side. For the sake of confirmation processing, the entire processing time is overrun by interfering with each other's processing cycles.
또 종래의 시리얼전송에서 인터페이스회로블록의 수리데이터저장 버퍼에 수십에서 수백워드의 데이터를 저장하는 큰 버퍼를 설치하고, 데이터가 미리 정해진 개수의 데이터를 수리하게 되면 수리완료 플래그를 세우고, 수신측 프로세서가 데이터 수리작업을 시작해도 되는지를 판단할 수 있도록 하는 것이 생각된다.In the conventional serial transmission, a large buffer for storing data of tens to hundreds of words is installed in the repair data storage buffer of the interface circuit block, and if the data repairs a predetermined number of data, a repair completion flag is set and the receiving processor It is conceivable to make it possible to determine whether or not the data repair operation can be started.
그러나 이렇게 하였다고 해도, 제어측 또는 중앙측 프로세서가 시리얼 인터페이스의 버퍼로부터 데이터를 판독하는 타이밍과 시리얼 인터페이스가 버퍼에 데이터를 충전하는 타이밍이 부딪히게 되므로, 연산주기가 긴 쪽의 프로세서쪽이 데이터의 수리에 실패하는 가능성이 높아지고, 정해진 샘플링으로 확실하게 데이터를 받아들일 수가 없게되어 데이터수리의 확실성이 저하된다.However, even if this is done, the timing at which the control or central processor reads data from the serial interface buffer and the timing at which the serial interface fills the buffer collide with each other. The likelihood of failing is increased, the data cannot be reliably received by the predetermined sampling, and the certainty of data repair decreases.
이를 방지하기 위해서는 통신단점 양측에 고속통신전용 프로세서를 설치해서, 에러 처리등을 한번에 하도록 해야하나, 이 경우 통신프로세서를 사용함으로써, 통신 프로세서와 중앙측 프로세서 또는 제어측 프로세서와 어떤 순서로 확실하게 서로의 연산처리에 영향을 미치지 않고, 제어정보데이터전송을 하는가로 문제가 생겨, 중앙측 프로세서와 제어측 프로세서와의 통신과 같은 과제를 해결해야 한다.In order to prevent this, a processor dedicated to high-speed communication should be installed on both sides of the communication terminal, and error processing should be performed at once. In this case, by using a communication processor, the communication processor and the central processor or the control processor must be secured in a certain order. The problem arises as to whether the control information data is transmitted without affecting the arithmetic processing. Therefore, a problem such as communication between the central processor and the control processor must be solved.
패럴렐전송에서는 명확히 전송때에 양측이 동기가 취해진 타이밍으로 제어정보데이터를 수수해주지 않으면 안된다.In parallel transmission, control information data must be received at the timing at which both sides are synchronized at the time of transmission.
한쪽이 인터럽트등으로, 제어정보 데이터 수수처리중에 별도의 처리를 하게 되면 데이터전송은 성립하지 않게 된다.If one side is interrupted and a separate process is performed during the control information data transfer process, the data transfer will not be established.
어느쪽인가가 반드시 어느쪽을 위해 인터럽트 처리를 하게되어, 서로의 연산처리 주기를 간섭해서 처리시간전체가 오버해버리게 된다.Either one must be interrupted for the other to interfere with each other's arithmetic processing cycles, and the entire processing time will be overwritten.
듀얼 포트메모리를 사용한 전송에서는 한쪽이 액세스했을때에 또한쪽이 액세스할수 없도록 BUSY 단자등으로 액세스를 금지시킬수가 있고, 양측이 동기를 취하지 않고 동작하는 것이 가능하다.In the case of transmission using dual port memory, access can be prohibited by the BUSY terminal, etc. so that one side cannot access when one side accesses, and both sides can operate without synchronization.
그러나, 연산처리 주기가 긴 중앙측 프로세서는 연산처리 주기가 짧은 각 제어측 프로세서가 듀일포트메모리의 데이터를 먼저 판독하고 있을때는 제어정보의 데이터의 듀얼포트메모리로의 기록(즉 데이터송출)이 실패하게 된다.However, in the central processor with a long arithmetic processing cycle, when each control processor with a short arithmetic processing cycle reads the data of the duel port memory first, the recording (that is, data transmission) of the control information data to the dual port memory fails. Done.
실패한후 데이터를 다시 송출할수는 있으나 한번에 송출되는 일련의 데이터의 정합성을 지킨 다음의 제어정보의 수수에서, 제어측 프로세서에 듀얼 포트메모리의 판독금지시간대를 설치하는 것등은 듀얼포트메모리만의 회로구성에서는 될 수 없다.Although data can be retransmitted after a failure, the dual-port memory-only circuits, such as providing a dual port memory readout time zone in the processor on the control side after ensuring the consistency of a series of data transmitted at one time It cannot be in a configuration.
또 중앙측 프로세서가 데이터를 다시 송출하는 것은 중앙측 프로세서의 연산처리시간을 연장시켜버리게 된다.Sending data back to the central processor extends the processing time of the central processor.
또 예를들어 일본국 실개평 1-91959 호에는 기록용과 판독용의 2개의 버퍼를 설치하고 기록신호 또는 판독신호를 받고서부터, 일정시간후에 2개의 버퍼간의 데이터전송을 하도록 한 것이다.For example, Japanese Patent Application Laid-Open No. 1-91959 provides two buffers for recording and reading, and transfers data between the two buffers after a certain time from receiving a recording signal or reading signal.
그러나 상호 전송하는 연산장치의 연산속도가 다르거나, 데이터의 송수 빈도가 다르거나 하면, 버퍼간의 데이터 전송이 확실하게 실행되지 않는 경우가 발생한다.However, when the computing speeds of mutually transferring computing devices are different or the frequency of data transmission and reception is different, data transfer between buffers may not be performed reliably.
본 발명은 상기와 같은 문제점을 해결하기 위해 된것으로 프로세서간에서, 상호의 연산처리 작업/시간에 비간섭으로 제어정보데이터 수수를 하는 것을 가능하게한 데이터인터페이스 및 이를 사용한 고속 통신시스템을 얻는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to obtain a data interface and a high-speed communication system using the same, which makes it possible to perform control information data transfer between processors in a non-interference with each other. It is done.
또 프로세서간에서 한번의 작동으로 수수되는 제어정보데이터는 하나로 종합되도록 정합성이 확보된 데이터 전송을 가능하게 한 데이터 인터페이스 및 이를 사용한 고속통신시스템을 얻는 것을 목적으로 한다.In addition, it is an object of the present invention to obtain a data interface and a high-speed communication system using the same, which enables data transmission in which coherence is ensured so that control information data received in one operation between processors is integrated into one.
[발명의 개시][Initiation of invention]
상기한 목적에 따라, 본 발명은 프로세서간에서 데이터의 수수를 하는 데이터 인터페이스로, 데이터를 보내는쪽의 기록측 프로세서의 데이터가 클록신호에 따라 기록되는 기록측 레지스터군과, 이들의 기록측 레지스터군에 기록된 데이터가 후의 클록동작에 의해 전송되어 기록되는 데이터를 받는 쪽의 판독측 프로세서에 의해 데이터가 판독되는 판독측 레지스터군과, 상기 기록측 프로세서의 어드레스신호와 라이트신호에 따라 상기 기록 레지스터군중의 레지스터에 선택적으로 기록하기 위한 기록제어수단과, 판독측 프로세서의 어드레스신호에 따라 상기 판독측 레지스터군중의 레지스터에 선택적으로 판독을 하기 위한 판독 제어수단을 구비한 것을 특징으로 하는 데이터 인터페이스에 있다.In accordance with the above object, the present invention provides a data interface for transferring data between processors, wherein a recording side register group in which data of a recording side processor sending data is recorded according to a clock signal, and a recording side register group thereof. A read side register group in which data written to the read side is transmitted by a subsequent clock operation and received by the read side processor, and among the write register groups according to the address signal and write signal of the write side processor. And a read control means for selectively writing to a register in the read side register group in accordance with an address signal of the read side processor.
또 본 발명은 상기 기록제어수단이 상기 기록측 프로세서의 어드레스신호와 라이트신호에 따라 상기 기록측 레지스터군의 레지스터에 선택적으로 기록하기 위한 기록용 셀렉트 신호를 발생하는 레지스터 기록용 셀렉트신호생성회로와, 상기 기록측 레지스터군의 각 레지스터마다에 설치되고, 통상은 상기 판독측 레지스터군이 대응하는 레지스터의 데이터를 피드백한 데이터를 선택하고, 상기 기록용 셀렉트신호에 의해 선택되었을때에는 상기 기록측 프로세서의 데이터를 선택해서 상기 기록측 레지스터군의 레지스터에 데이터를 공급하는 기록측 셀렉터회로로 되고 상기 판독제어수단이 상기 판독측 프로세서의 어드레스신호에 따라 상기 판독측 레지스터군의 레지스터에 선택적으로 판독을 하기 위한 판독용 셀렉트신호를 발생하는 레지스터 판독용 셀렉트신호생성회로와, 상기 판독측 레지스터군의 각 레지스터에접속되고 상기 판독용 셀렉트신호에 따라 선택된 상기 판독측 레지스터군의 레지스터의 데이터를 상기 판독측 프로세서에 출력하는 판독측 셀렉터회로로 되는 것을 특징으로 하는 데이터인터페이스에 있다.The present invention also provides a register write select signal generation circuit for generating a write select signal for the write control means to selectively write to a register of the write side register group in accordance with an address signal and a write signal of the write side processor; It is provided for each register of the recording side register group, and in general, when the data on which the reading side register group feeds back the data of the corresponding register is selected and is selected by the recording select signal, the data of the recording side processor is selected. A read side selector circuit for supplying data to the registers of the write side register group, wherein the read control means reads selectively to the registers of the read side register group according to the address signal of the read side processor; Register plate generating select signal for And a read side selector circuit connected to each register of the read side register group and outputting data of the registers of the read side register group selected according to the read select signal to the read side processor. It is located in the data interface.
또, 본 발명은, 상기 기록제어수단이 상기 판독측 프로세서가 판독하는 동안은 상기 기록측 레지스터군에서 상기 판독측 레지스터군으로의 데이터의 전송을 불가로 하고, 기록완료후에 자동적으로 전송을 하는 것을 특징으로 하는 데이터 인터페이스에 있다.The present invention further provides that the write control means disables the transfer of data from the write side register group to the read side register group while the read side processor reads the data, and automatically transfers the data after the writing is completed. It is characterized by a data interface.
또 본 발명은, 상기 기록제어수단이 상기 기록측 프로세서의 어드레스신호와 라이트신호에 따라 상기 기록측 레지스터군의 레지스터에 선택적으로 기록을 하기 위한 기록용 셀렉트신호를 발생하는 레지스터 기록용 셀렉트신호생성회로와, 상기 기록측 레지스터군의 각 레지스터마다에 설치되고 통상은 상기 기록측 레지스터군의 레지스트의 데이터를 피드백한 데이터를 선택하며, 상기 기록용 셀렉트신호에 의해 선택된 경우에는 상기 기록측 프로세서의 데이터를 선택해서 상기 기록측 레지스터군의 레지스터에 데이터를 공급하는 기록측 셀렉터회로와, 상기 판독측 레지스터군의 각 레지스터마다에 설치되고, 통상은 상기 기록측 레지스터군이 대응하는 레지스터의 데이터를 선택하고, 상기 판독용 프로세서의 리드신호가 판독상태에 있을때는 상기 판독측 레지스터군의 레지스터의 데이터를 피드백한 데이터를 선택해서 상기 판독측 레지스터군의 레지스터에 데이터를 공급하는 제 2 기록측 셀렉터로 되고, 상기 판독제어수단이 상기 판독측 프로세서의 어드레스신호에 따라, 상기 판독측 레지스터군의 레지스터에 선택적으로 판독을 하기 위한 판독용 셀렉트신호를 발생하는 레지스터 판독용 셀렉트신호생성회로와, 상기 판독측 레지스터군의 각 레지스터에 접속되고 상기 판독용 셀렉트신호에 따라 선택된 상기 판독측 레지스터군의 레지스터의 데이터를 상기 판독측 프로세서에 출력하는 판독측 셀렉터회로로 된 것을 특징으로 하는 데이터인터페이스에 있다.The present invention also provides a register write select signal generation circuit for generating a write select signal for selectively writing a register in the write side register group according to the address signal and write signal of the write side processor. And data provided in each register of the recording side register group and normally fed back with data of the resist of the recording side register group. When the data is selected by the recording select signal, data of the recording side processor is selected. A recording-side selector circuit for selecting and supplying data to the registers of the recording-side register group, and each register of the reading-side register group, and typically, the data of the register corresponding to the recording-side register group is selected, When the read signal of the read processor is in the read state, A second write side selector for selecting data fed back from the data of the registers of the read side register group and supplying data to the registers of the read side register group, wherein the read control means in accordance with an address signal of the read side processor; A register read select signal generation circuit for generating a read select signal for selectively reading out a register of the read side register group, and connected to each register of the read side register group and selected according to the read select signal. And a read side selector circuit for outputting data of a register of the read side register group to the read side processor.
또 본 발명은, 상기 기록제어수단이 상기 기록측 프로세서가 기록하는 동안은 상기 기록측 레지스터군으로부터 상기 판독측 레지스터군으로의 데이터의 전송을 불가로 하고, 특정한 어드레스의 기록이 실시되면 상기 판독측 레지스터군으로의 데이터의 전송이 일제히 실시되는 것을 특징으로 하는 데이터인터페이스에 있다.Further, the present invention disables the transfer of data from the recording side register group to the reading side register group while the recording control means is recording by the recording side processor, and when the specific address is written, the reading side The data interface is characterized in that the transfer of data to the register group is performed simultaneously.
또 본 발명은, 상기 기록제어수단이 상기 기록측 프로세서의 어드레스신호와 라이트신호에 따라 상기 기록측 레지스터군의 레지스터에 선택적으로 기록을 하기 위한 기록용 셀렉트신호를 발생하는 레지스터기록용 셀렉트신호생성회로와, 상기 기록측 레지스터군의 각 레지스터마다에 설치되고, 통상은 상기 기록측 레지스터군의 레지스터의 데이터를 피드백한 데이터를 선택하고, 상기 기록용 셀렉트신호에 의해 선택되었을때는 상기 기록측 프로세서의 데이터를 선택해서 상기 기록측 레지스터군의 레지스터에 데이터를 공급하는 기록측 셀렉터회로와 상기 기록측 프로세서의 어드레스 신호와 라이트신호에 따라 소정의 어드레스에 기록이 실시되었을때에 상기 기록측 레지스터군에서 판독측 레지스터로의 데이터 전송을 일제히 실시하게 하기 위한 기록완료신호를 발생하는 기록완료신호 생성회로와, 상기 판독측 레지스터군의 각 레지스터마다에 설치되고, 통상은 상기 판독측 레지스터군의 레지스터의 데이터를 피드백한 데이터를 선택하고 상기 기록완료신호가 기록의 완료를 표시할때는 상기 기록측 레지스터군이 대응하는 레지스터의 데이터를 선택해서 상기 판독측 레지스터군의 레지스터에 데이터를 공급하는 제 2 기록측 셀렉터회로로 이루어지고, 상기 판독제어수단이 상기 판독측 프로세서의 어드레스신호에 따라 상기 판독측 레지스터군의 레지스터에 선택적으로 판독을 하기 위한 판독용 셀렉트 신호를 발생하는 레지스터 판독용 셀렉트신호생성회로와, 상기 판독측 레지스터군의 각 레지스터에 접속되고, 상기 판독용 셀렉트신호에 따라 선택된 상기 판독측 레지스터군의 레지스터의 데이터를 상기 판독측 프로세서에 출력하는 판독측 셀렉터회로로 된것을 특징으로 하는 데이터인터페이스에 있다.Also, the present invention provides a register write select signal generation circuit for generating a write select signal for selectively writing a register in the write side register group in accordance with an address signal and a write signal of the write side processor. And data provided to each register of the recording side register group, and in general, data fed back with data of the registers of the recording side register group, and selected by the recording select signal, are the data of the recording side processor. Is selected and a read side is selected from the write side register group when writing is performed at a predetermined address in accordance with an address signal and a write signal of the write side selector circuit and the write side processor to supply data to the registers of the write side register group. To make all data transfers to registers A write completion signal generation circuit for generating a write completion signal and each register of the read side register group; typically, data fed back the data of the registers of the read side register group is selected, and the write completion signal is selected. When indicating completion of recording, the recording side register group comprises a second recording side selector circuit which selects data of a corresponding register and supplies data to a register of the reading side register group, and the read control means includes the reading side. A register read select signal generation circuit for generating a read select signal for selectively reading out a register of the read side register group in accordance with an address signal of a processor, and a respective register of the read side register group; Register of the read-side register group selected according to the signal select signal And a read-side selector circuit for outputting data of the data to the read-side processor.
또 본 발명은, 상기 기록제어수단이, 상기 판독측 프로세서가 소정의 어드레스공간을 판독하고 있는 동안은 상기 기록측 레지스터로부터 상기 판독측 레지스터군으로의 데이터의 전송을 불가로 하고, 소정의 어드레스로의 기록이 실시되면 상기 판독측 레지스터군으로의 데이터의 전송이 일제히 실시되는 것을 특징으로 하는 데이터 인터페이스에 있다.In addition, the present invention disables the transfer of data from the recording side register to the reading side register group while the recording control means reads the predetermined address space by the reading side processor. The data interface is characterized in that data is transferred simultaneously to the read side register group when the write operation is performed.
또 본 발명은 상기 기록제어수단이 상기 기록측 프로세서의 어드레스신호와 라이트신호에 따라 상기 기록측 레지스터군의 레지스터에 선택적으로 기록을 하기 위한 기록용 셀렉트신호를 발생하는 레지스터기록용 셀렉트신호 생성회로와, 상기 기록측 레지스터군의 각 레지스터마다에 설치되며, 통상은 상기 기록측 레지스터군의 레지스터의 데이터를 피드백한 데이터를 선택하고 상기 기록용 셀렉트신호에 의해 선택되었을때는 상기 기록측 프로세서의 데이터를 선택해서 상기 기록측 레지스터군의 레지스터에 데이터를 공급하는 기록측 셀렉터회로와, 상기 기록측 프로세서의 어드레스신호와 리드신호에 따라 소정의 어드레스의 기록이 되었을때에 상기 기록측 레지스터군에서 판독측 레지스터로의 데이터 전송을 일제히 실시시키기 위한 기록완료신호를 발생하는 기록완료신호생성회로와, 상기 판독측 레지스터군의 각 레지스터마다에 설치되고 통상은 상기 판독측 레지스터군의 레지스터의 데이터를 피드백한 데이터를 선택하며, 상기 기록완료신호가 기록완료를 표시할때는 상기 기록측 레지스터군이 대응하는 레지스터의 데이터를 선택해서 상기 판독측 레지스터군의 레지스터에 데이터를 공급하는 제 2 기록측 셀렉터회로로, 되고 상기 판독 제어수단이 상기 판독측 프로세서의 어드레스 신호에 따라 상기 판독측 레지스터군의 레지스터에 선택적으로 판독을 하기 위한 판독용 셀렉트신호를 발생하는 레지스터 판독용 셀렉트신호생성회로와, 상기 판독측 레지스터군의 각 레지스터에 접속되고, 상기 판독용 셀렉트신호에 따라 선택된 상기 판독측 레지스터군의 레지스터의 데이터를 상기 판독측 프로세서에 출력하는 판독측 셀렉트회로로 되는것을 특징으로 하는 데이터인터페이스에 있다.Also, the present invention provides a register write select signal generation circuit for generating a write select signal for selectively writing the registers of the write side register group according to the address signal and write signal of the write side processor; And is provided for each register of the recording side register group, and normally selects data fed back the data of the register of the recording side register group, and selects data of the recording side processor when selected by the recording select signal. The write side selector circuit for supplying data to the registers of the write side register group, and from the write side register group to the read side register when a predetermined address is written in accordance with the address signal and read signal of the write side processor. Records for simultaneous data transfer A write completion signal generation circuit for generating a signal, and data provided for each register of the read side register group, and typically data fed back with data of the registers of the read side register group are selected; When displaying, the recording side register group is a second recording side selector circuit which selects data of a corresponding register and supplies data to a register of the reading side register group, and the read control means is connected to an address signal of the reading side processor. And a register read select signal generation circuit for generating a read select signal for selectively reading out a register of the read side register group, and each register of the read side register group, in accordance with the read select signal. Recalling data of the register of the selected read-side register group A data interface characterized by comprising a read side select circuit output to a read side processor.
또 본 발명은 상기 기록제어수단이 상기 판독측 프로세서가 소정의 어드레스 공간을 판독하고 있는 동안은 상기 기록측 레지스터에서 상기 판독측 레지스터로의 데이터의 전송을 할수 없고, 소정의 어드레스공간의 판독이 완료되면 상기 판독측 레지스터군으로의 데이터의 전송이 자동적으로 실시되는 것을 특징으로 하는 데이터인터페이스에 있다.Further, the present invention cannot transfer data from the recording side register to the reading side register while the recording control means is reading the predetermined address space, and the reading of the predetermined address space is completed. The data interface is characterized in that data is automatically transferred to the read side register group.
또 본 발명은, 상기 기록제어수단이 상기 기록측 프로세서의 어드레스신호와 라이트신호에 따라 상기 기록측 레지스터군의 레지스터에 선택적으로 기록을 하기 위한 기록용 셀렉트 신호를 발생하는 레지스터 기록용 셀렉트신호생성회로와, 상기 기록측 레지스터군의 각 레지스터마다에 설치되고, 통상은 상기 기록측 레지스터군의 레지스터의 데이터를 피드백한 데이터를 선택하며, 상기 기록용 셀렉트시호에 의해 선택되었을때에는 상기 기록측 프로세서의 데이터를 선택해서 상기 기록측 레지스터군의 레지스터에 데이터를 공급하는 기록측 셀렉터회로와, 상기 판독측 프로세서의 어드레스신호와 리드신호에 따라, 소정의 어드레스의 판독이 실시되었을때 상기 기록측 레지스터군에서 판독측 레지스터로의 데이터전송을 일제히 실시하기 위한 판독완료신호를 발생하는 판독완료신호생성회로와 상기 판독측 레지스터군의 각 레지스터마다에 설치되고, 통상은 상기 판독측 레지스터군의 레지스터의 데이터를 피드백한 데이터를 선택하고, 상기 판독완료신호가 판독의 완료를 표시할때는 상기 기록측 레지스터군에 대응하는 레지스터의 데이터를 선택해서 상기 판독측 레지스터군의 레지스터에 데이터를 공급하는 제 2 기록측 셀렉터회로로 되고 상기 판독제어수단이 상기 판독측 프로세서의 어드레스 신호에 따라 상기 판독측 레지스터군의 레지스터에 선택적으로 판독을 하기 위한 판독용 셀렉트신호를 발생하는 레지스터 판독용 셀렉트 신호생성회로와, 상기 판독측 레지스터군의 각 레지스터에 접속되고, 상기 판독용 셀렉트신호에 따라 선택된 상기 판독측 레지스터군의 레지스터의 데이터를 상기 판독측 프로세서에 출력하는 판독측 셀렉터회로로 되는 것을 특징으로 하는 데이터 인터페이스에 있다.The present invention also provides a register write select signal generation circuit for generating a write select signal for selectively writing a register in the write side register group according to the address signal and write signal of the write side processor. And data provided for each register of the recording side register group, and in general, data fed back with data of the registers of the recording side register group, and data of the recording side processor when selected by the recording select signal. Selects a read side selector circuit for supplying data to the registers of the write side register group, and reads from the write side register group when a predetermined address is read according to an address signal and a read signal of the read side processor. Version to perform data transfer to side register all at once The read completion signal generation circuit which generates a completion signal and each register of the read side register group are selected for data fed back with the data of the registers of the read side register group. When indicating completion, the second write side selector circuit selects data of a register corresponding to the write side register group and supplies data to the registers of the read side register group, and the read control means is an address signal of the read side processor. A register read signal generation circuit for generating a read select signal for selectively reading out a register of the read side register group, and a respective register of the read side register group, and connected to the read select signal. Data of the register of the read-side register group selected accordingly. In the data interface, characterized in that the reading-side selector circuit to output to the read-side processor.
또 본 발명은, 상기 기록제어수단이 상기 기록측 프로세서의 어드레스신호와 라이트신호에 따라 상기 기록측 레지스터군의 레지스터에 선택적으로 기록을 하기 위한 기록용 셀렉트 신호를 발생하는 레지스터 기록용 셀렉트신호생성회로와, 상기 기록측 레지스터군의 각 레지스터마다에 설치되고, 통상은 상기 기록측 레지스터군의 레지스터의 데이터를 피드백한 데이터를 선택하며, 상기 기록용 셀렉트신호에 의해 선택되었을 때에는 상기 기록측 프로세서의 데이터를 선택해서 상기 기록측 레지스터군의 레지스터에 데이터를 공급하는 기록측 셀렉터회로와, 상기 기록측 프로세서의 어드레스신호와 라이트신호 및 상기 판독측 프로세서의 어드레스신호와 리드신호에 따라, 소정의 어드레스에 기록이 실시되었을 때 및 소정의 어드레스의 판독이 되었을 때 상기 기록측 레지스터군에서 판독측 레지스터로의 데이터전송을 일제히 실시하기 위한 기록완료신호 및 판독완료신호를 발생하는 기록/판독완료신호생성회로와 상기 판독측 레지스터군의 각 레지스터마다에 설치되고, 통상은 상기 판독측 레지스터군의 레지스터의 데이터를 피드백한 데이터를 선택하고, 상기 기록완료신호 및 판독완료신호가 기록 및 판독의 완료를 표시할 때는 상기 기록측 레지스터군에 대응하는 레지스터의 데이터를 선택해서 상기 판독측 레지스터군의 레지스터에 데이터를 공급하는 제 2 기록측 셀렉터회로로 되고 상기 판독제어수단이 상기 판독측 프로세서의 어드레스 신호에 따라 상기 판독측 레지스터군의 레지스터에 선택적으로 판독을 하기 위한 판독용 셀렉트신호를 발생하는 레지스터 판독용 셀렉트신호생성회로와, 상기 판독측 레지스터군의 각 레지스터에 접속되고, 상기 판독용 셀렉트신호에 따라 선택된 상기 판독측 레지스터군의 레지스터의 데이터를 상기 판독측 프로세서에 출력하는 판독측 셀렉터회로로 되는 것을 특징으로 하는 데이터인터페이스에 있다.또 본 발명은, 제1의 프로세서와, 이 제1의 프로세서에 접속된 고속통신전용 프로세서와, 이 고속통신 전용 프로세서를 통해서 상기 제1의 프로세서에 접속되어서 상기 제1의 프로세서와의 사이에서 데이터전송을 하는 제2의 프로세서와, 상기 제1의 프로세서와 고속통신전용 프로세서사이 및 이 고속통신전용 프로세서와 제2의 프로세서사이에 각각 설치된 데이터 인터페이스를 구비하고, 상기 데이터 인터페이스가 데이터를 보내는 쪽의 상기 프로세서의 데이터가 클록신호에 따라 기록되는 기록측 레지스터군과, 이들의 기록측 레지스터군에 기록된 데이터가 후의 클록동작에 의해 전송되어 기록되는, 데이터를 받는쪽의 상기 프로세서에 의해 데이터가 판독되는 판독측 레지스터군과, 상기 데이터를 보내는쪽의 프로세서의 어드레스신호와 라이트 신호에 따라 상기 기록레지스터군중의 레지스터에 선택적으로 기록을 하기 위한 기록 제어수단과 상기 데이터를 보내는쪽의 프로세서의 어드레스에 따라 상기 판독측 레지스터군중의 레지스터에 선택적으로 판독을 하기 위한 판독제어수단을 포함하는 것을 특징으로 하는 고속통신시스템에 있다.The present invention also provides a register write select signal generation circuit for generating a write select signal for selectively writing a register in the write side register group according to the address signal and write signal of the write side processor. And data provided to each register of the recording side register group, and in general, data fed back with data of the registers of the recording side register group, and when selected by the recording select signal, data of the recording side processor. Selects and writes to a predetermined address according to a write side selector circuit for supplying data to a register of the write side register group, an address signal and a write signal of the write side processor, and an address signal and read signal of the read side processor. When this is done and a predetermined address is read A write / read completion signal generation circuit for generating a write completion signal and a read completion signal for carrying out data transfer from the write side register group to the read side register all at once, and for each register of the read side register group. Normally, data that feeds back the data of the register of the read side register group is selected. When the write completion signal and the read completion signal indicate completion of writing and reading, data of the register corresponding to the write side register group is selected. And a second write side selector circuit for selectively supplying data to the registers of the read side register group, wherein the read control means is configured to selectively read the registers of the read side register group according to the address signal of the read side processor. Generate register select signal for generating read select signal And a read side selector circuit connected to respective registers of the read side register group and outputting data of the registers of the read side register group selected in accordance with the read select signal to the read side processor. In addition, the present invention provides a first processor, a high-speed communication dedicated processor connected to the first processor, and a first processor connected to the first processor through the high-speed communication dedicated processor. And a second processor configured to transmit data between the first processor and the second dedicated processor and between the first dedicated processor and the second dedicated processor, and a data interface provided between the second dedicated processor and the second dedicated processor. The data of the processor of the data sending side is written in accordance with the clock signal A read side register group in which data is read by the processor receiving the data on which the side register group and the data recorded in these recording side register groups are transferred and written by a subsequent clock operation, and the data sending side Write control means for selectively writing to a register in the write register group in accordance with an address signal and a write signal of a processor and a read in a register in the read group register group in accordance with an address of the processor sending the data. A high-speed communication system comprising a read control means for.
본 발명은, 프로세서간에서 데이터의 수수를 하는 데이터인터페이스 및 이를 사용한 고속통신시스템에 관한 것이다.The present invention relates to a data interface for transferring data between processors and a high speed communication system using the same.
도 1 은 본 발명의 한 실시에 의한 인터페이스의 구성을 표시하는 블록도.1 is a block diagram showing the configuration of an interface according to one embodiment of the present invention;
도 2 는 본 발명의 다른 실시예에 의한 인터페이스에 구성을 표시하는 블록도.2 is a block diagram showing a configuration on an interface according to another embodiment of the present invention.
도 3 은 본 발명의 또 다른 실시예에 의한 인터페이스의 구성을 표시하는 블록도.3 is a block diagram showing a configuration of an interface according to another embodiment of the present invention;
도 4 는 본 발명의 또 다른 실시예에 의한 인터페이스의 구성을 표시하는 블록도.4 is a block diagram showing a configuration of an interface according to another embodiment of the present invention;
도 5 는 본 발명의 또 다른 실시예에 의한 인터페이스의 구성을 표시하는 블록도.5 is a block diagram showing a configuration of an interface according to another embodiment of the present invention;
도 6 은 본 발명의 또 다른 실시예에 의한 고속통신시스템의 구성을 표시하는 블록도.6 is a block diagram showing a configuration of a high speed communication system according to another embodiment of the present invention;
[발명을 실시하기 위한 최량의 형태]Best Mode for Carrying Out the Invention
이하 본 발명에 의한 데이터인터페이스 및 이를 사용한 고속통신 시스템을 각 실시예에 따라 설명한다.Hereinafter, a data interface according to the present invention and a high speed communication system using the same will be described according to each embodiment.
또 각 실시예의 도면에서, 동일 또는 상당부분은 같은 부호로 표시한다.In the drawings of each embodiment, the same or corresponding parts are denoted by the same reference numerals.
[실시예 1]Example 1
도 1 은 본 발명의 한 실시에에 의한 데이터 인터페이스의 구성을 표시하는 도면이다.1 is a diagram showing a configuration of a data interface according to one embodiment of the present invention.
이 데이터 인터페이스는 한 예를들면, 예를들어 엘리베이터의 군관리 시스템에서의 제어대상인 엘리베이터군에 대해 직접 명령을 내는 제어측 프로세서와, 각 층상의 호출단추나 엘리베이터카내의 행선지시단추등으로부터의 정보에 따라 단수 또는 복수의 상기 제어측 프로세서에 대해 명령을 내는 중앙측 프로세서 사이에 각각 설치된다.This data interface is, for example, a control side processor for directly instructing an elevator group to be controlled in an elevator group management system, and information from a call button on each floor or a destination command button in an elevator car, for example. In accordance with this, a single or plural of the control-side processors are respectively provided between the central-side processors that issue commands.
기록측 프로세서라는 것은 데이터를 보내는 쪽의 프로세서를 표시하고 판독측 프로세서는 데이터를 받는 측의 프로세서를 표시한다.The recording side processor indicates the processor of the data sending side and the reading side processor indicates the processor of the receiving side data.
또 이런 엘리베이터의 군관리 시스템에서는 전송되는 데이터는 제어정보데이터가 된다.In addition, in such an elevator group management system, the transmitted data becomes control information data.
도 1 에서 10a~10e 는 각각 입력신호단자로, 단자(10a~10c)에는 각각 기록측 프로세서의 어드레스신호, 라이트신호,데이터신호가 입력되고 단자(10d)에는 레지스터 기록용의 클록신호가 입력되며 단자(10e)에는 판독측 프로세서의 어드레스신호가 입력된다.In FIG. 1, 10a to 10e are input signal terminals, respectively, an address signal, a write signal, and a data signal of a recording processor are input to terminals 10a to 10c, and a clock signal for register writing is input to terminal 10d. The address signal of the processor on the read side is input to the terminal 10e.
11 은 출력신호단자이고, 판독측 프로세서로의 데이터신호가 출력된다.11 is an output signal terminal, and a data signal to the read side processor is output.
12 는 기록측 프로세서로부터 데이터가 기록되는 레지스터회로(12-1~12-n)로 되는 기록측 레지스터군, 13 은 판독측 프로세서로부터 데이터가 판독되는 레지스터회로(13-1~13-n)로 되는 판독측 레지스터군이다.12 is a write side register group which is a register circuit 12-1 to 12-n in which data is written from the write side processor, and 13 is a register circuit 13-1 to 13-n where data is read from the read side processor. Read side register group.
14-1~14-n 는 기록측의 레지스터 회로(12-1~12-n)에 기록측 프로세서로부터의 데이터신호와 대응하는 판독측 레지스터(13-1~13-n)로부터의 피드백한 데이터를 선택해서 각각 공급하는 각 레지스터 회로마다에 설치된 기록측 셀렉터회로, 15 는 기록측 프로세서의 어드레스신호(10a)와 라이트신호(10b)에 따라 레지스터 회로 (12-1~12-n)중의 해당하는 레지스터회로에 기록을 하기 위한 기록용 셀렉트 신호를 생성하는 레지스터기록용 셀렉트 신호 생성회로이다.14-1 to 14-n are data fed back from the read side registers 13-1 to 13-n corresponding to the data signal from the write side processor to the register circuits 12-1 to 12-n on the write side. Is a recording side selector circuit provided for each of the register circuits to be supplied, respectively, and 15 corresponds to the register circuits 12-1 to 12-n according to the address signal 10a and the write signal 10b of the recording side processor. A register write select signal generation circuit for generating a write select signal for writing to a register circuit.
또 레지스터회로(12-1~12-n),(13-1~13-n) 및 셀렉터회로(14-1~14-n)는, 동일데이터로서 기록하는 워드수(n)만큼, 각각 병설되어 있다.In addition, the register circuits 12-1 to 12-n, 13-1 to 13-n, and the selector circuits 14-1 to 14-n are provided in parallel by the number of words n to be written as the same data. It is.
16 은 판독측 프로세서의 어드레스신호(10e)에 따라 레지스터회로(13-1~13-n)중의 해당하는 레지스터회로로부터의 데이터신호를 셀렉트해서 판독측 프로세서에 출력하기 위한 레지스터 판독용 셀렉트 신호를 생성하는 레지스터 판독용 셀렉트신호생성회로, 17 은 상기 판독용 셀렉트 신호에 따라 선택된 판독측의 레지스터 회로의 데이터신호를 판독측 프로세서의 데이터 버스에 출력하는 판독측 셀렉터회로이다.16 selects a data signal from a corresponding register circuit among the register circuits 13-1 to 13-n according to the address signal 10e of the read side processor, and generates a register read select signal for outputting to the read side processor. A register read select signal generation circuit 17 is a read side selector circuit for outputting a data signal of a register circuit on the read side selected in accordance with the read select signal to a data bus of the read side processor.
또 기록측 셀렉터회로(14-1~14-n) 및 레지스터 기록용 셀렉트신호생성회로 (15)가 기록제어수단을 구성하고, 레지스터 판독용 셀렉트신호 생성회로(16)및 판독측 셀렉터회로(17)가 판독제어수단을 구성한다.The write side selector circuits 14-1 to 14-n and the register write select signal generation circuit 15 constitute write control means, and the register read select signal generation circuit 16 and the read side selector circuit 17 ) Constitutes a read control means.
다음 동작에 대해 설명한다.The following operation is described.
통상 동작시는, 기록측 프로세서로부터 출력되는 어드레스신호와 라이트신호가 유의상태가 되면, 레지스터 기록용 셀렉트신호생성회로(15)는 기록측 프로세서의 데이터버스의 데이터신호(10c)가 기록측 레지스터회로(12-1~12-n)에 순서대로 기록이 되도록 셀렉터회로(14-1~14-n)를 제어하도록 셀렉트신호를 생성한다.In the normal operation, when the address signal and the write signal output from the recording side processor become significant, the register writing select signal generation circuit 15 causes the data signal 10c of the data bus of the recording side processor to become the recording side register circuit. A select signal is generated to control the selector circuits 14-1 to 14-n so that the writes are made in the order of (12-1 to 12-n).
예를들면 셀렉트신호에 의해 셀렉터회로(14-1)가 선택되어 있는 상태에서는 클록신호(10d)에 의해 레지스터회로(12-1)에는 셀렉터회로(14-1)를 통해서 기록측 프로세서의 데이터신호(10c)가 기록된다.For example, in the state where the selector circuit 14-1 is selected by the select signal, the data signal of the processor on the recording side through the selector circuit 14-1 to the register circuit 12-1 by the clock signal 10d. 10c is recorded.
그리고 다음 클록동작에 의해 이 레지스터회로(12-1)에 접속된 대응하는 판독측 레지스터회로(13-1)에 기록측 레지스터회로(12-1)의 내용이 전송되어서 기록된다.Then, the contents of the write side register circuit 12-1 are transferred to the corresponding read side register circuit 13-1 connected to this register circuit 12-1 by the next clock operation and are recorded.
기록동작이 완료되고, 기록측의 라이트신호(10b)가 무의상태(기록동작을 표시하지 않는 상태)가 되면, 셀렉트신호 생성회로(15)는 레지스터회로의 내용을 보존하기 위해 각 셀렉터회로(14-1~14-n)에 각각의 접속된 대응하는 판독측 레지스터회로(13-1~13-n)에 저장되어 있는 데이터신호 를 기록측 레지스터회로(12-1~12-n)에 피드백시키는 셀렉트신호를 생성한다.When the write operation is completed and the write signal 10b on the recording side is in an unintentional state (state not displaying the write operation), the select signal generation circuit 15 stores each selector circuit 14 to preserve the contents of the register circuit. To feed back the data signals stored in the corresponding read side register circuits 13-1 to 13-n connected to -1 to 14-n to the write side register circuits 12-1 to 12-n. Generate a select signal.
한편, 레지스터 판독용 셀렉트신호생성회로(16)에 판독측 프로세서의 어드레스신호(10e)가 입력되면, 판독측 셀렉터회로(17)에 레지스터 판독용 셀렉트신호가 발생되어, 셀렉터회로(17)는 이 셀렉트신호에 따라 해당하는 판독측의 레지스터회로(13)의 값을 판독측 프로세서에 데이터신호로서 출력한다.On the other hand, when the address signal 10e of the read side processor is input to the register read select signal generation circuit 16, the register read select signal is generated in the read side selector circuit 17, so that the selector circuit 17 is provided with this. The value of the register circuit 13 on the read side is output as a data signal to the read side processor in accordance with the select signal.
이와같이 기록측 레지스터회로(12-1~12-n)과 판독측 레지스터회로(13-1~13-n)를 별도를 갖는 더불버퍼 구성으로 함으로써, 어드레스신호와 데이터신호를 기록측과 판독측에서 따로따로 접속되도록 함으로써, 각각의 프로세서가 서로 간섭하지 않고 데이터의 전송이 가능해진다.In this manner, the write-side buffer circuits having the write-side register circuits 12-1 to 12-n and the read-side register circuits 13-1 to 13-n have a separate double buffer structure, so that the address and data signals By being connected separately, each processor can transmit data without interfering with each other.
실시예 2Example 2
도 2 는 본 발명의 다른 실시예에 의한 데이터 인터페이스의 구성을 표시하는 도면이다.2 is a diagram illustrating a configuration of a data interface according to another embodiment of the present invention.
이 실시예에서는 특히 기록동작과 판독동작을 완전히 독립시켜서 신뢰성을 높이기 위해, 판독측 프로세서가 판독동작시에는 기록측 프로세서가 기록동작 직후라도 기록측 레지스터회로(12)의 값을 판독측 레지스터회로(13)에 자동전송하지 않고 판독동작완료후에 기록측 레지스터(12)의 값을 판독측 레지스터(13)에 자동전송하도록 한 것이다.In this embodiment, in particular, in order to enhance the reliability by completely independent of the write operation and the read operation, the value of the write side register circuit 12 is read by the read side register circuit 12 even after the write side processor is immediately after the write operation. The value of the write side register 12 is automatically transferred to the read side register 13 after completion of the read operation without the automatic transfer to 13).
도 2 에서는 입력신호단자(10f)로부터 입력되는 판독측 프로세서의 리드신호에 따라 판독측 레지스터군(13)의 각 레지스터회로(13-1~13-n)마다에 설치된 제 2 기록측 셀렉터회로(18-1~18-n)가 기록측 레지스터군(12)의 접속된 대응하는 레지스터회로로부터의 데이터와 판독측 레지스터군(13)의 데이터를 피드백한 데이터와의 어느것인가를 선택해서 상기 판독측의 각 레지스터회로(13-1~13-n)에 각각 공급하도록 하고 있다.In FIG. 2, the second recording side selector circuits provided in each of the register circuits 13-1 to 13-n of the reading side register group 13 in accordance with the read signal of the reading side processor inputted from the input signal terminal 10f. 18-1 to 18-n select one of the data from the corresponding register circuit connected to the write side register group 12 and the data fed back the data of the read side register group 13 to the read side To each of the register circuits 13-1 to 13-n.
또, 기록측 셀렉터회로(14-1~14-n), 레지스터 기록용 셀렉트신호생성회로(15 )및 제 2 기록측 셀렉터회로(18-1~18-n)가 기록제어수단을 구성하고, 레지스터 판독용 셀렉트신호생성회로(16)및 판독측 셀렉터회로(17)가 판독제어수단을 구성한다.In addition, the write side selector circuits 14-1 to 14-n, the register write select signal generation circuit 15, and the second write side selector circuits 18-1 to 18-n constitute recording control means, The register read select signal generation circuit 16 and the read side selector circuit 17 constitute read control means.
셀렉터회로(18)는 통상,기록측의 레지스터(12)가 기록된 직후의 클록동기 동작에 의해 판독측이 접속된 대응하는 레지스터회로(12)의 데이터가 기록되도록 상태가 선택되어 있으나, 판독측 프로세서가 판독동작을 개시하고 리드신호(10f)가 유의상태(판독동작상태를 표시한다)가 되면, 판독측 레지스터회로(13)의 데이터치를 피드백해서 현상치를 유지하는 상태가 된다.The selector circuit 18 is normally selected so that the data of the corresponding register circuit 12 to which the read side is connected is written by a clock synchronizing operation immediately after the write side register 12 is written. When the processor starts the read operation and the read signal 10f becomes the significant state (indicates the read operation state), the data value of the read side register circuit 13 is fed back to maintain the developed value.
리드신호(10f)가 무의상태(판독동작에 없는 것을 표시한다)가 되면 통상으로 되돌아오고, 기록측의 레지스터회로(12)로부터의 데이터가 선택되는 상태가 되며, 다음의 블록동기신호로 판독측의 레지스터회로(13)에 기록측의 레지스터회로(12)의 값이 자동전송된다.When the read signal 10f is in an unintentional state (indicating that it is not in the read operation), it returns to the normal state, and the data from the register circuit 12 on the recording side is selected, and the reading side is performed by the next block synchronization signal. The value of the register circuit 12 on the recording side is automatically transferred to the register circuit 13 on the right side.
이로써 판독측 프로세서의 판독동작이 기록측 프로세서의 기록동작에 전혀 영향되지 않고 데이터전송이 가능해진다.As a result, the read operation of the read side processor is not influenced at all by the write operation of the write side processor, and data transmission is possible.
실시예 3Example 3
도 3 은 본 발명의 또 다른 실시예에 의한 데이터 인터페이스의 구성을 표시하는 도면이다.3 is a diagram illustrating a configuration of a data interface according to another embodiment of the present invention.
이 실시예에서는 특히 기록측 프로세서로부터 모든 기록이 완료된 시점에서 기록측의 레지스터회로(12)로부터 판독측의 레지스터회로(13)에 일제히 데이터의 전송을 하도록 한 것이다.In this embodiment, data is transferred simultaneously from the register circuit 12 on the recording side to the register circuit 13 on the reading side at the time when all the recordings are completed from the recording side processor.
도 3 에서는 판독측의 레지스터회로(13-1~13-n)로의 입력을 결정하는 각각의 제 2 기록측 셀렉터회로(18-1~18-n)로의 셀렉트신호를 생성하는 기록완료신호 생성회로(19)를 설치하고 있다.In Fig. 3, a write completion signal generation circuit for generating a select signal to each of the second write side selector circuits 18-1 to 18-n for determining the input to the readout register circuits 13-1 to 13-n. (19) is installed.
또 기록측 셀렉터회로(14-1~14-n), 레지스터 기록용 셀렉트신호생성 회로(15 ), 제 2 기록측 셀렉터회로(18-1~18-n) 및 기록완료신호생성회로(19)가 기록제어수단을 구성하고, 레지스터 판독용 셀렉트 생성회로(16)및 판독측 셀렉터회로 (17)가 판독 제어수단을 구성한다.The write side selector circuits 14-1 to 14-n, the register write select signal generation circuit 15, the second write side selector circuits 18-1 to 18-n, and the write completion signal generation circuit 19 The write control means constitutes a register, and the register read select generation circuit 16 and the read side selector circuit 17 constitute read control means.
실시예 2 에서는 판독측 프로세서의 리드신호에 의해 셀렉트신호를 생성하였으나, 여기서는 기록측 프로세서의 어드레스신호(10a)와 라이트신호(10b)를 판독측의 레지스터회로(13)로의 데이터전송조건으로 사용한다.In the second embodiment, the select signal is generated by the read signal of the read side processor, but the address signal 10a and the write signal 10b of the write side processor are used as data transfer conditions to the register circuit 13 on the read side. .
기록완료신호생성회로(19)에서는 기록측 프로세서의 어느 특정 어드레스로의 기록동작으로 기록측의 레지스터회로(12)로부터 대응하는 판독측의 각 레지스터회로(13)로의 데이터전송을 허가하는 기록완료신호를 발생한다.In the write completion signal generation circuit 19, a write completion signal permitting data transfer from the register circuit 12 on the recording side to the corresponding register circuit 13 on the read side in a write operation to a specific address of the recording side processor. Occurs.
즉 기록측 프로세서가 모든 기록측의 레지스터회로(12)에 기록한 후 어느 특정한 어드레스에 기록을 함으로써, 모든 기록측 레지스터회로(12-1~12-n)로부터 판독측 레지스터회로(13-1~13-n)에 일제히 데이터전송을 할수가 있다.In other words, the write side processor writes to the register circuits 12 on all the write side and writes to any specific address, thereby reading the read side register circuits 13-1 to 13 from all the write side register circuits 12-1 to 12-n. -n) can be used to transfer data all at once.
또, 도 3 에 표시하는바와같이 기록완료신호 생성회로(19)에서의 완료신호의 생성조건에 실시예 2 의 판독측 프로세서의 리드신호(10f)를 가할수도 있고, 이 경우에는 판독측 프로세서가 판독동작을 하고 있지 않는 경우를 말할 필요없는 조건으로서 기록완료신호가 생성된다.As shown in Fig. 3, the read signal 10f of the read-side processor of the second embodiment may be applied to the condition for generating the completion signal in the write-complete signal generation circuit 19. In this case, the read-side processor The write completion signal is generated as a condition of not needing to say that the read operation is not performed.
실시예 4Example 4
도 4 는 본 발명의 또 다른 실시예에 의한 데이터인터페이스의 구성을 표시하는 도면이다.4 is a diagram showing the configuration of a data interface according to another embodiment of the present invention.
이 실시예에서는 시간경과등을 고려해서 판독측 프로세서에 데이터가 판독될때에 일련의 정합성을 갖인 데이터로서 판독시키고저 할때, 판독측 프로세서가 어느 어드레스공간을 판독하고 있는 동안은, 기록측의 레지스터회로(12)로부터 판독측의 레지스터회로(13)에의 데이터의 자동전송을 하지 않도록 하였다.In this embodiment, when a read side processor reads a certain address space when reading data as a series of matching data when the read side processor reads the data, the register on the write side is read. Automatic transfer of data from the circuit 12 to the register circuit 13 on the read side is prevented.
도 4 에서는 판독측의 레지스터회로(13-1~13-n)로의 입력을 결정하는 각각의 제 2 기록측 셀렉터회로(18-1~18-n)로의 셀렉트신호를 생성하는 기록완료신호생성회로(20)를 설치하고 있다.In Fig. 4, a write completion signal generation circuit for generating a select signal to each of the second write side selector circuits 18-1 to 18-n for determining inputs to the readout register circuits 13-1 to 13-n. 20 is installed.
그리고 판독측 프로세서의 어드레스신호(10e)와 리드신호(10f)를 판독측의 레지스터회로(13)로의 데이터전송 조건으로 사용한다.The address signal 10e and read signal 10f of the read side processor are used as data transfer conditions to the register circuit 13 on the read side.
또, 기록측 셀렉터회로(14-1~14-n), 레지스터기록용 셀렉트신호생성회로(15) , 제 2 기록측 셀레터회로(18-1~18-n) 및 기록완료신호 생성회로(20)가 기록제어수단을 구성하고, 레지스터 판독용 셀렉트신호생성회로(16)및 판독측 셀렉터회로 (17)가 판독제어수단을 구성한다.The write side selector circuits 14-1 to 14-n, the register write select signal generation circuit 15, the second write side selector circuits 18-1 to 18-n, and the write completion signal generation circuit ( 20 configures the write control means, and the register read select signal generation circuit 16 and the read side selector circuit 17 constitute the read control means.
이로써 판독측 프로세서가 어느 공간의 판독을 끝낼때까지 기록측의 레지스터회로(12)로부터 판독측의 레지스터회로(13)에 데이터가 전송되지 않으므로, 어느 어드레스공간내에서 판독된 일련의 데이터는 시간적으로 통일 된것이 되고 일련의 정합성을 가진 데이터로서 신뢰될 수 있는 것으로 된다.As a result, data is not transferred from the register circuit 12 on the write side to the register circuit 13 on the read side until the read side processor finishes reading a space. It becomes unified and can be trusted as a series of consistent data.
실시예 5Example 5
도 5 는 본 발명의 또 다른 실시예에 의한 데이터 인터페이스의 구성을 표시하는 도면이다.5 is a diagram illustrating a configuration of a data interface according to another embodiment of the present invention.
이 실시예에서는 실시예 2, 3 및 4 의 기능을 조합해서 기록측 프로세서로부터 모든 기록이 완료된 시점에서 기록측의 레지스터회로(12)로부터 판독측의 레지스터회로(13)에 일제히 데이터 전송을 하도록 하는 동시에, 판독측 프로세서가 어느 어드레스공간을 판독하고 있는 동안, 기록측의 레지스터회로(12)로부터 판독측의 레지스터회로(13)로의 데이터의 자동전송을 하지 않도록 한 것이다.In this embodiment, the functions of Embodiments 2, 3, and 4 are combined to simultaneously transfer data from the write side register circuit 12 to the read side register circuit 13 at the time when all the writes are completed from the write side processor. At the same time, the data is not automatically transferred from the register circuit 12 on the write side to the register circuit 13 on the read side while the read side processor is reading a certain address space.
도 5 에서는, 판독측의 레지스터회로(13-1~13-n)로의 입력을 결정하는 각각의 제 2 기록측 셀렉터회로(18-1~18-n)로의 셀렉트신호를 생성하는 기록/판독완료 신호생성회로(21)를 설치하고 있다.In Fig. 5, writing / reading completion of generating a select signal to each of the second recording-side selector circuits 18-1 to 18-n, which determines the input to the readout register circuits 13-1 to 13-n. The signal generation circuit 21 is provided.
그리고 기록측 프로세서의 어드레스신호(10a)와 라이트신호(10b), 및 판독측 프로세서의 어드레스신호(10e)와 리드신호(10f)를 판독측의 레지스터회로(13)로의 데이터전송조건으로 하고 있다.The address signal 10a and write signal 10b of the write side processor, and the address signal 10e and read signal 10f of the read side processor are the data transfer conditions to the register circuit 13 on the read side.
또 기록측셀렉터회로(14-1~14-n), 레지스터기록용 셀렉터신호생성회로(15), 제 2 기록측 셀렉터회로(18-1~18-n) 및 기록/판독완료 신호생성회로(21)가 기록제어수단을 구성하고, 레지스터 판독용 셀렉트신호생성회로(16)및 판독측 셀렉터회로(17 )가 판독제어수단을 구성한다.The write side selector circuits 14-1 to 14-n, the register write selector signal generation circuit 15, the second write side selector circuits 18-1 to 18-n, and the write / read completion signal generation circuit ( 21 configures the write control means, and the register read select signal generation circuit 16 and the read side selector circuit 17 constitute the read control means.
이로써, 기록측 프로세서가 모든 기록측의 레지스터회로(12)에 기록을 한후 어느특정한 어드레스에 기록을 함으로써, 모든 기록측 레지스터회로(12-1~12-n)로부터 판독측 레지스터회로(13-1~13-n)에 일제히 데이터전송을 할 수 있는 동시에 판독측 프로세서가 어느 공간을 판독할때까지 기록측의 레지스터회로(12)로부터 판독측의 레지스터회로(13)에 데이터가 전송되는 일이 없으므로, 어느 어드레스 공간내에서 판독된 일련의 데이터는 시간적으로 동일된 것이 되고 일련의 정합성을 갖는 데이터로서 신뢰할 수 있는 것이 된다.As a result, the write side processor writes to all the register side register circuits 12 and then writes to a specific address, thereby reading from all the write side register circuits 12-1 to 12-n. 13-n) data can be transferred simultaneously, and data is not transferred from the register circuit 12 on the read side to the register circuit 13 on the read side until a certain space is read by the processor on the read side. For example, a series of data read in an address space becomes the same in time and becomes reliable as data having a set of matching.
실시예 6Example 6
도 6 은 본 발명의 또 다른 실시예에 의한 고속통신 시스템의 구성을 표시하는 도면이다.6 is a view showing the configuration of a high-speed communication system according to another embodiment of the present invention.
도면에서 40 은 제1의 프로세서인 중앙측 프로세서, 41 은 제2의 프로세서인 제어측 프로세서, 42 는 중앙측 프로세서(40)와 제어측 프로세서(41)를 접속하는 고속통신용 프로세서, 그리고 43a,43b는 상기 각 실시예에서 설명한 데이터인터페이스이고, 중앙측 프로세서(40)와 고속 통신전용 프로세서(42)사이 및 고속ㅌ오신전용 프로세서(42)와 제어측 프로세서(41)사이에 각각 접속되어 있다.In the figure, 40 is a central processor as the first processor, 41 is a control processor as the second processor, 42 is a high speed communication processor for connecting the central processor 40 and the control processor 41, and 43a and 43b. Denotes the data interface described in each of the above embodiments, and is connected between the central processor 40 and the high speed communication dedicated processor 42, and between the high speed and new processor 42 and the control side processor 41, respectively.
그리고 중앙측 프로세서(40)와 고속통신용 프로세서(42)사이 및 고속통신전용 프로세서(42)와 제어측 프로세서(41)사이에서 각각 데이터 전송을 하는 경우에 각각의 사이에서 데이터를 보내는 측의 프로세서가 기록측 프로세서가 되고, 데이터를 받는 측의 프로세서가 판독측 프로세서가 되며 데이터 인터페이스(43a),(43b)에 의해 상기 각 실시예에서 설명이 되는 효과가 얻어진다.In the case of data transmission between the central processor 40 and the high-speed communication processor 42 and between the high-speed communication processor 42 and the control-side processor 41, the processor on the side that sends data therebetween The recording side processor becomes the processor, and the processor receiving the data becomes the read side processor, and the effects described in the above embodiments are obtained by the data interfaces 43a and 43b.
이상과 같이, 본 발명에 의하면, 프로세서간에서 데이터의 수수를 하는 데이터 인터페이스를 데이터를 보내는 측의 기록측 프로세서의 데이터가 클록신호에 따라 기록되는 기록측 레지스터군과, 이들의 기록측 레지스터군에 기록된 데이터가 후의 클록동작에 의해 전송되어 기록되는 데이터를 받는쪽의 판독측 프로세서에 의해 데이터가 판독되는 판독측 레지스터군과, 상기 기록측 프로세서의 어드레스신호와 라이트신호에 따라, 상기 기록레지스터군중의 레지스터에 선택적으로 기록을 하기 위한 기록제어수단과, 판독측 프로세서의 어드레스신호에 따라 상기 판독측 레지스터군중의 레지스터에 선택적으로 판독을 하기 위한 판독제어수단으로 구성하도록 하였으므로, 기록측 레지스터와 판독측 레지스터의 더블 버퍼구성으로 함으로써, 어드레스신호와 데이터신호를 기록측과 판독측에서 따로따로 접속되도록 한것으로 각각의 프로세서가 서로 간섭하는 일없이 데이터의 전송이 실행된다.As described above, according to the present invention, a data interface for transferring data between processors is recorded on a recording side register group in which data of a recording side processor sending data is recorded according to a clock signal, and these recording side register groups. Of the write register group according to a read side register group in which data is read by the read side processor on which the recorded data is transferred by a subsequent clock operation and which receives the written data, and an address signal and a write signal of the write side processor. Write control means for selectively writing to a register of the read side and read control means for selectively reading out a register in the read side register group according to the address signal of the read side processor. By setting the double buffer of the register, So as to be connected separately to the signal and the data signal in the recording side and the reading side is hangeoteuro each processor executes the transfer of data without interfering with each other.
또 본 발명에서는 상기 기록제어수단이 상기 판독측 프로세서의 판독기간중은 상기 기록측 레지스터군에서 상기 판독측 레지스터군으로의 데이터의 전송을 불가로 하고 기록완료후에 자동적으로 전송을 하도록 하였으므로 판독측 프로세서의 판독동작이 기록측 프로세서의 기록동작에 전혀 영향되지 않고 실시할 수 있기 때문에, 데이터전송의 신뢰성을 높일수가 있다.Further, in the present invention, the write control means disables the transfer of data from the write side register group to the read side register group during the reading period of the read side processor, and automatically transfers the data after the writing is completed. Since the read operation can be performed without affecting the write operation of the recording processor at all, the reliability of data transfer can be improved.
또 본 발명에서는 상기 기록제어수단이 상기 기록측 프로세서의 기록기간중에는 상기 기록측 레지스터군으로부터 상기 판독측 레지스터군으로의 데이터의 전송을 불가로 하고, 특정한 어드레스로의 기록이 실시되면,상기 판독측 레지스터군에의 데이터의 전송이 일재히 실시되도록 하였으므로 기록측 프로세서로부터의 소망하는 일련의 레지스터기록을 완료한 시점에서 판독측 레지스터로 일제히 데이터의 전송이 가능하게 된다.In the present invention, the recording control means disables the transfer of data from the recording side register group to the reading side register group during the recording period of the recording side processor, and when writing to a specific address is performed, the reading side Since the transfer of data to the register group is carried out at the same time, it is possible to transfer data to the read-side register all at once when a desired series of register writing from the write-side processor is completed.
또 본 발명에서는 상기 기록제어수단이 상기 판독측 프로세서가 소정의 어드레스공간을 판독하고 있는 동안은 상기 기록측 레지스터로부터 판독측 레지스터에의 데이터의 전송을 불가로 하고 소정의 어드레스공간의 판독이 완료되면 상기 판독측 레지스터군으로의 데이터의 전송이 자동적으로 실시하도록 하였으므로, 판독측 프로세서가 어느 어드레스공간을 판독하고 있는 동안은 기록측 레지스터로부터 판독측 레지스터로의 데이터 전송이 되지 않으므로, 판독측 프로세서측의 어느 어드레스공간은 반드시 일련의 정합성을 갖인 데이터로서 판독하는 것이 가능해진다.In the present invention, if the write control means disables the transfer of data from the write register to the read register while the read side processor reads the predetermined address space, and the reading of the predetermined address space is completed, Since data transfer to the read side register group is automatically performed, data transfer from the write side register to the read side register is not performed while the read side processor reads an address space. Any address space can be read as data having a series of matching.
또 본 발명에서는 상기 기록제어수단이 상기 기록측 프로세서의 기록중 및 상기 판독측 프로세서가 소정의 어드레스공간을 판독하고 있는 동안은 상기 기록측 레지스터군에서 상기 판독측 레지스터군으로의 데이터의 전송을 불가로 하고, 특정한 어드레스로의 기록이 실행되거나, 소정의 어드레스공간의 판독이 완료되면 상기 판독측 레지스터군으로의 데이터의 전송이 자동적으로 실시되도록 하였으므로, 기록측 프로세서로부터의 소망하는 일련의 레지스터기록을 완료한 시점에서 판독측 레지스터로 일제히 데이터의 전송을 하는 것이 가능해지는 동시에, 판독측 프로세서가 있는 어드레스공간을 판독하고 있는 동안은 기록측 레지스터로부터 판독측 레지스터로의 데이터전송이 되지 않으므로, 판독측 프로세서측의 어느 어드레스공간은 반드시 일련의 정합성을 가진 데이터로서 판독하는 것이 가능해진다.Further, in the present invention, data cannot be transferred from the recording side register group to the reading side register group while the recording control means is writing the recording side processor and while the reading side processor is reading a predetermined address space. When writing to a specific address or reading of a predetermined address space is completed, transfer of data to the reading side register group is automatically performed. Therefore, a desired series of register writing from the recording side processor is performed. At the time of completion, data can be transferred to the read side register at the same time, and since the data transfer from the write side register to the read side register is not possible while the address space where the read side processor is being read, the read side processor Any address space on the side must It is possible to read out as the data with the integrity of the serial.
또 본 발명에서는, 제1의 프로세서와, 이 제1의 프로세서에 접속된 고속통신전용 프로세서와 이 고속통신전용 프로세서를 통해서 상기 제1의 프로세서에 접속되어 상기 제1의 프로세서와의 사이에서 데이터 전송을 하는 제2의 프로세서와, 상기 제1의 프로세서와 고속 통신전용 프로세서간 및 이 고속통신전용 프로세서와 제2의 프로세서 사이에 각각 설치된 데이터인터페이스를 구비하고, 상기 데이터 인터페이스가 데이터를 보내는 측의 상기 프로세서의 데이터가 클록신호에 따라 기록되는 기록측 레지스터군과, 이들 기록측 레지스터군에 기록된 데이터가 후의 클록동작에 의해 전송되어 기록되는, 데이터를 받는쪽의 상기 프로세서에 의해 데이터가 판독되는 판독측 레지스터군과, 상기 데이터를 보내는쪽의 프로세서의 어드레스신호와 라이트신호에 따라 상기 기록 레지스터군중의 레지스터에 선택적으로 기록을 하기 위한 기록제어수단과, 상기 데이터를 보내는쪽의 프로세서의 어드레스 신호에 따라 상기 판독측 레지스터군중의 레지스터에 선택적으로 판독을 하기 위한 판독제어수단을 포함하는 고속통신시스템으로 하였으므로, 기록측 프로세서와 판독측 프로세서의 사이에 고속통신전용 프로세서를 설치한 경우에도 기록측 프로세서와 고속통신용 프로세서간 및 고속통신전용 프로세서와 판독측 프로세서간에 의해 각각의 프로세서간에서, 고속이고 비간섭으로 서로의 연산처리에 영향을 주지 않는 데이터전송이 가능해진다.In the present invention, data is transmitted between a first processor, a high-speed communication dedicated processor connected to the first processor, and a first processor connected to the first processor through the high-speed communication dedicated processor. And a second processor configured to provide a data interface between the first processor and the high-speed communication processor and between the high-speed communication processor and the second processor, wherein the data interface sends data. A read side in which the data of the processor is written according to a clock signal, and a read in which data is written by the processor receiving the data, in which the data recorded in the write side register group is transferred and written by a subsequent clock operation. Address register and write scene of the side register group and the processor sending the data Recording control means for selectively writing to a register in the write register group, and reading control means for selectively reading into a register in the read side register group in accordance with an address signal of a processor sending the data. Since a high-speed communication system including a high-speed communication system includes a high-speed communication processor between the recording-side processor and the reading-side processor, the processor between the recording-side processor and the high-speed communication processor and between the high-speed communication-only processor and the reading-side processor, In this case, data transmission at high speed and non-interference can be performed without affecting each other's arithmetic processing.
Claims (11)
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Applications Claiming Priority (1)
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