JP2505298B2 - Variable bus width designation method and variable bus width information reception method in split bus - Google Patents
Variable bus width designation method and variable bus width information reception method in split busInfo
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Description
【発明の詳細な説明】 〔目次〕 〔概要〕 〔産業上の利用分野〕 〔従来の技術〕 従来の非スプリットバスでのバス幅情報転送を説明す
る図（第８図） 従来のスプリットバスでのバス幅情報転送を説明する
図（第９図） 〔発明が解決しようとする課題〕 〔課題を解決するための手段〕 〔作用〕 本発明の一実施例を示す図（第２図） インタフェース回路内の本発明要部の詳細図（第３
図） アンサー作成部の詳細図（第４図） 第２図実施例における送受信シーケンス例を示す図
（第５図） アンサー作成タイミングを示す図（第６図）コマンド
及びアンサーのフオーマット、並びに受信管理バッファ
及び送信管理バッファの各記憶位置への書き込み情報形
式を示す図（第７図） 〔実施例〕 〔発明の効果〕 〔概要〕 アクセス要求元へバス幅情報を返送受信結果（以下、
アンサーと言う。）と共に返送するスプリットバスにお
ける可変バス幅指定方式及び可変バス幅情報受信方式に
関し、 任意データ幅でデータを取り扱うユニットのシステム
への組み込みを可能にすることを目的とし、 一定のバス幅のスプリットバスに接続された複数のユ
ニット間で情報の送受信を行なうデータ処理システムに
おいて、その受信ユニットに、前記一定のバス幅以内の
バス幅情報を出力するバス幅情報出力部と、送信ユニッ
トに対し返送されるアンサーにバス幅情報を挿入するバ
ス幅情報挿入部とを設け、送信ユーザからのコマンドに
対するアンサーとして前記バス幅情報出力部で出力され
たバス幅情報を挿入したアンサーを返送するようにして
構成し、又受信したコマンドからバス幅情報を抽出する
バス幅情報抽出部を設け、抽出されたバス幅情報に従っ
て前記コマンドに続いて受信される情報を受信するよう
にして構成した。DETAILED DESCRIPTION OF THE INVENTION [Table of Contents] [Outline] [Industrial Fields of Application] [Prior Art] Diagram for explaining bus width information transfer in a conventional non-split bus (FIG. 8) In a conventional split bus (FIG. 9) for explaining bus width information transfer of the present invention [Problems to be solved by the invention] [Means for solving the problem] [Operation] FIG. Detailed view of the essential part of the present invention in the circuit (3rd
Fig.) Detailed view of answer creation unit (Fig. 4) Fig. 2 Diagram showing transmission / reception sequence example in the embodiment (Fig. 5) Diagram showing answer creation timing (Fig. 6) Command and answer format, and reception management FIG. 7 is a diagram showing a write information format in each storage position of the buffer and the transmission management buffer (FIG. 7) [Embodiment] [Effect of the invention] [Outline] Bus width information is returned to an access request source
Say Answer. ), The variable bus width specification method and variable bus width information reception method in the split bus with the purpose of enabling the incorporation of a unit that handles data with an arbitrary data width into the system. In a data processing system for transmitting and receiving information between a plurality of units connected to each other, a bus width information output unit for outputting bus width information within the predetermined bus width to the receiving unit, and a return to the transmitting unit. A bus width information insertion unit for inserting bus width information into an answer is provided, and the answer in which the bus width information output from the bus width information output unit is inserted is returned as an answer to a command from the transmitting user. In addition, a bus width information extraction unit that extracts the bus width information from the received command is provided, and the extracted bus It was constructed as to receive information received subsequent to the command according to the information.
本発明は、アクセス要求元へバス幅情報を返送受信結
果（以下、アンサーと言う。）と共に返送するスプリッ
トバスにおける可変バス幅指定方式及び可変バス幅情報
受信方式に関する。The present invention relates to a variable bus width designation method and a variable bus width information reception method in a split bus that returns bus width information to an access request source together with a transmission / reception result (hereinafter referred to as an answer).
最近のコンピュータや、電子交換機等の制御部を構成
する方式としてマルチプロセッサ方式が採用されている
が、そのマルチプロセッサ方式を構築するバス方式とし
てスプリットバス方式のものがある。これは、マルチプ
ロセッサ方式におけるバスの占有率を下げて性能の低下
を防ぐのに有効であるからである。Recently, a multiprocessor system has been adopted as a system for configuring a control unit such as a computer and an electronic exchange, and there is a split bus system as a bus system for constructing the multiprocessor system. This is because it is effective to reduce the bus occupation rate in the multiprocessor system and prevent the performance from deteriorating.
このようなバス占有率を低下させ得るのは、次のよう
な理由による。The reason why the bus occupancy ratio can be lowered is as follows.
従来のスプリットバス方式でない従来バス方式を採用
したマルチプロセッサシステムにおいて、該システム内
のバスが或るプロセッサに許容されてそのバスが使用さ
れている間は、当該プロセッサにのみそのバスの使用権
が与えられるからである。In a multiprocessor system adopting a conventional bus system that is not a conventional split bus system, while a bus in the system is allowed by a processor and the bus is used, only the processor is allowed to use the bus. Because it is given.
しかし、スプリットバス方式には、そのような制限は
生じない。それは、バスを構成する単一のハードウェア
を介してのプロセッサへのアクセス要求と、これに対す
るアンサーとに対する前記単一のハードウェアを時間を
異して使用するようにしているからである。それ故、単
一のバスを複数のプロセッサで共有して各プロセッサ毎
に異なる処理を進めることを可能になるのである。However, the split bus system does not have such a limitation. This is because the single piece of hardware is used at different times for an access request to a processor via a single piece of hardware constituting a bus and an answer to this request. Therefore, it is possible to share a single bus among a plurality of processors and carry out different processing for each processor.
前述のようないずれのバス方式においても、システム
機能の拡張に伴って、そのバスに接続されるの中に、そ
のバスに固有のバス幅と異なるデータ幅の装置（以下、
ユニットと言う。）1001乃至100nが接続されてそのシス
テムが構築されることがある。前述のプロセッサは、こ
のユニットに接続される。そのようなシステム構成を許
容するハードウェア構成として、前記従来のバス方式に
おいては、第８図に示すようにデータ線102、アドレス
線104のほかに、バス幅情報線106が設けられる。In any of the above bus systems, a device having a data width different from the bus width specific to the bus (hereinafter, referred to as
It is called a unit. The system may be constructed by connecting 100 1 to 100 n . The aforementioned processor is connected to this unit. As a hardware configuration that allows such a system configuration, in the conventional bus system, a bus width information line 106 is provided in addition to the data line 102 and the address line 104 as shown in FIG.
そして、前記複数のユニットの内の或るユニットから
前記バス幅情報線104を介して他のユニットへのアクセ
スに際しては、データ線102、アドレス線104を介してデ
ータ、アドレスが転送されるほかに、バス幅情報線106
を介してバス幅情報が転送される。このバス幅情報を受
信ユニットで受け取ることにより、転送されて来るデー
タがいずれのバス幅であるかと言う認識を受信ユニット
を得ることが出来て、データの送受信を行なうことが出
来る。そのバス幅情報線106も、データ線102及びアドレ
ス線104と同様に占有して使用される（第８図の
（１）、（２）及び（３）参照）。When an access is made from a unit of the plurality of units to the other unit via the bus width information line 104, data and address are transferred through the data line 102 and the address line 104. , Bus width information line 106
Bus width information is transferred via. By receiving this bus width information at the receiving unit, the receiving unit can recognize the bus width of the data to be transferred, and the data can be transmitted and received. The bus width information line 106 is also occupied and used similarly to the data line 102 and the address line 104 (see (1), (2) and (3) in FIG. 8).
しかし、スプリットバス方式においては、単一のバス
（第９図の103参照）を前述のように時分割的に使用す
る方式であり、この方式においては、自ユニットで送出
したコマンド及びアドレス（例えば、第９図の（１）の
C1及びＡ参照）に対しアンサー（例えば、第９図の
（１）のAN参照）が自ユニットへ返される前に、他のユ
ニットのコマンド及びアドレス（例えば、第９図の
（１）のC2及びＢ参照）が送出されてしまうため、当該
バスのバス幅と異なるデータ幅のデータの送受信を許容
し得る制御手段を有せず、従って従来のスプリットバス
方式のままではそのシステムの中でのデータ幅を異にす
るユニットの使用は出来ない。However, in the split bus system, a single bus (see 103 in FIG. 9) is used in a time-divisional manner as described above. In this system, the command and address (eg, , (1) in FIG. 9
Before the answer (for example, refer to AN in (1) of FIG. 9) is returned to its own unit for C1 and A), the command and address of another unit (for example, C2 in (1) of FIG. 9) And B) are transmitted, there is no control means for permitting transmission / reception of data having a data width different from the bus width of the bus. Therefore, if the conventional split bus system is used as it is, Units with different data width cannot be used.
本発明は、斯かる問題点に鑑みて創作されたもので、
任意のデータ幅でデータを取り扱うユニットのシステム
への組み込みを可能にするスプリットバスにおける可変
バス幅指定方式及び可変バス幅受信方式を提供すること
をその目的とする。The present invention has been created in view of such problems,
It is an object of the present invention to provide a variable bus width designation system and a variable bus width reception system in a split bus that enables incorporation of a unit that handles data with an arbitrary data width into a system.
第１図は本発明の原理ブロック図を示す。この図に示
すように、第１の発明（第１図の（Ａ）参照）は、スプ
リットバス２に接続された複数のユニット4i（ｉ＝1,2,
・・・,n）間で情報の送受信を行なうデータ処理システ
ムにおいて、その受信ユニットに、バス幅情報を出力す
るバス幅情報出力部６と、送信ユニットに対し返送され
るアンサーに前記バス幅情報出力部６のバス幅情報を挿
入するバス幅情報挿入部８とを設け、送信ユニットから
前記スプリットバス２を介して受信したコマンドに対す
るアンサーとして前記バス幅情報出力部６のバス幅情報
が挿入されたアンサーを返送するようにして構成した。FIG. 1 shows a block diagram of the principle of the present invention. As shown in this figure, the first invention (see (A) of FIG. 1) has a plurality of units 4 i (i = 1, 2,
..., n) in a data processing system for transmitting and receiving information between them, a bus width information output unit 6 for outputting bus width information to the receiving unit, and the bus width information for an answer returned to the transmitting unit. A bus width information insertion unit 8 for inserting bus width information of the output unit 6 is provided, and the bus width information of the bus width information output unit 6 is inserted as an answer to a command received from the transmission unit via the split bus 2. Configured to send back answers.
第２の発明（第１図の（Ｂ）参照）は、前記データ処
理システムにおいて、その受信ユニットに、受信したコ
マンドからバス幅情報を抽出するバス幅情報抽出部７を
設け、抽出されたバス幅情報に従って前記コマンドに続
いて受信される情報を受信するようにして構成した。９
は情報取り込み部である。A second aspect of the invention (see FIG. 1B) is that in the data processing system, the receiving unit is provided with a bus width information extracting unit 7 that extracts bus width information from a received command, and the extracted bus is extracted. It is configured to receive the information received following the command according to the width information. 9
Is an information capturing unit.
送信ユニットからスプリットバス２を介して受信した
コマンドに対するアンサーを返送する際に、バス幅情報
出力部６で出力したバス幅情報をバス幅情報挿入部８に
おいて当該アンサーに挿入して前記送信ユニットへ返送
する。When the answer to the command received from the transmitting unit via the split bus 2 is returned, the bus width information output unit 6 inserts the bus width information into the answer in the bus width information inserting unit 8 to the transmitting unit. Send it back.
又、前記コマンドに続いて受信される情報は当該コマ
ンドから抽出されたバス幅情報に応答する情報取り込み
部９で取り込まれる。The information received following the command is fetched by the information fetching unit 9 which responds to the bus width information extracted from the command.
従って、受信ユニットでは、スプリットバス２を介し
て受信されるデータ幅を認識することが出来るし、又送
信ユニットでは、受信ユニットからスプリットバス２を
介して受信するデータ幅を認識することが出来るから、
当該スプリットバス２のデータ幅以内の、任意のデータ
幅のデータを取り扱うユニットをスプリットバス２に接
続することが可能になる。Therefore, the receiving unit can recognize the data width received via the split bus 2, and the transmitting unit can recognize the data width received from the receiving unit via the split bus 2. ,
It becomes possible to connect to the split bus 2 a unit that handles data having an arbitrary data width within the data width of the split bus 2.
第２図は本発明の一実施例を示す。この実施例は、第
９図に示すシステム構成の中で実施する例を示す。第２
図に示すインタフェース回路20は、第９図に示すユニッ
ト内のインタフェース回路と同じシステム内の地位を有
する。インタフェース回路20は、レシーバ30、ドライバ
32、受信レジスタ34、システムバス受信管理部35、受信
バッファ（RB）36、受信管理バッファ（RSB）38、内部
バスインタフェース回路40、送信レジスタ42、送信バッ
ファ（SB）44、システムバス送信管理部45、及び送信管
理バッファ（SSB）46から成る。レシーバ30及びドライ
バ32は、システムバス103に接続され、ドライバ48及び
レシーバ50は、内部バス105に接続されている。前記シ
ステムバス受信管理部35は、受信したコマンドに応じた
ポインタを発生すると共に、当該ポインタから受信する
データ量を受信バッファ36に書き込むのに必要な書き込
み単位数の受信バッファ書き込みアドレスを前記ポイン
タから発生し、且つシステムバス受信管理部35の管理の
下にある受信管理バッファ書き込みアドレスを発生す
る。該受信管理バッファ書き込みアドレスは、前記書き
込みに先立って＋１だけ更新された値である。システム
バス103上のコマンド及びアンサーのフォーマット、並
びに受信管理バッファ38及び送信管理バッファ46の各記
憶位置への書き込み情報形式は、それぞれ第７図の
（１）及び（２）、並びに（３）及び（４）に示す。FIG. 2 shows an embodiment of the present invention. This embodiment shows an example implemented in the system configuration shown in FIG. Second
The interface circuit 20 shown has the same status in the system as the interface circuit in the unit shown in FIG. The interface circuit 20, the receiver 30, the driver
32, reception register 34, system bus reception management unit 35, reception buffer (RB) 36, reception management buffer (RSB) 38, internal bus interface circuit 40, transmission register 42, transmission buffer (SB) 44, system bus transmission management unit 45 and a transmission management buffer (SSB) 46. The receiver 30 and the driver 32 are connected to the system bus 103, and the driver 48 and the receiver 50 are connected to the internal bus 105. The system bus reception management unit 35 generates a pointer according to the received command, and outputs from the pointer the reception buffer write address of the number of write units necessary for writing the amount of data received from the pointer into the reception buffer 36. A reception management buffer write address which is generated and under the control of the system bus reception management unit 35 is generated. The reception management buffer write address is a value updated by +1 prior to the writing. The formats of commands and answers on the system bus 103 and the format of information written to the storage positions of the reception management buffer 38 and the transmission management buffer 46 are (1) and (2), (3) and (3) of FIG. 7, respectively. It shows in (4).
第３図は、インタフェース回路20内の本発明要部の詳
細図である。内部バスアクセス制御部60は、受信バッフ
ァ36からのデータを受けるほか、受信管理バッファ38か
らの各出力、即ちポインタＰ、リード／ライト情報R/
W、バス幅情報BW、バイト数BT、送信元ユニット番号S
U、その他の情報ETCを受ける。又、内部バスアクセス制
御部60は、前記ポインタＰに応答して受信バッファ読み
出しアドレス、及び受信管理バッファ読み出しアドレス
を生成して受信バッファ36、及び受信管理バッファ38へ
送り、内部バス105へアクセスする。内部バスアクセス
制御部60は、又内部バス105へアクセス（リード、又は
ライト）の結果に応答してアンサー作成指示、バイト数
BT、及びその他の情報ETCを出力する。FIG. 3 is a detailed diagram of a main part of the present invention in the interface circuit 20. The internal bus access control unit 60 receives the data from the reception buffer 36 and outputs each output from the reception management buffer 38, that is, the pointer P and the read / write information R /.
W, bus width information BW, number of bytes BT, source unit number S
U, receive other information ETC. Further, the internal bus access control unit 60 generates a reception buffer read address and a reception management buffer read address in response to the pointer P and sends them to the reception buffer 36 and the reception management buffer 38 to access the internal bus 105. . The internal bus access control unit 60 also responds to the result of access (read or write) to the internal bus 105, and gives an answer creation instruction and byte count.
Output BT and other information ETC.
アンサー作成指示を受けるアンサー作成部62は、又受
信管理バッファ38から前記バス幅情報BW、及び送信元ユ
ニット番号SUを受け取る。そのアンサー作成部62は、デ
ータを送信バッファ44へ供給する一方、送信管理バッフ
ァ46に対し、ポインタＰ、バイト数BT、その他の情報ET
Cを供給する。それらの情報は、その供給と並行して供
給される送信バッファ書き込みアドレス、及び送信管理
バッファ書き込みアドレスによって対応するバッファに
書き込まれる。送信バッファ44、及び送信管理バッファ
46には、システムバス送信管理部45から送信バッファ読
み出しアドレス、及び送信管理バッファ読み出しアドレ
スが供給される。The answer creating unit 62 that receives the answer creating instruction also receives the bus width information BW and the transmission source unit number SU from the reception management buffer 38. The answer creating unit 62 supplies the data to the transmission buffer 44, while the pointer P, the number of bytes BT, and other information ET are sent to the transmission management buffer 46.
Supply C. The information is written in the corresponding buffer by the transmission buffer write address and the transmission management buffer write address supplied in parallel with the supply. Transmission buffer 44 and transmission management buffer
The system bus transmission management unit 45 supplies the transmission buffer read address and the transmission management buffer read address to 46.
前記アンサー作成部62の詳細が、第４図に示す、アン
サー作成部62は、送信元ユニット番号レジスタ（SUR）6
4、セレクタ（SEL）66、送信バッファ書き込みアドレス
作成部68、及びタイミング制御部70から成る。タイミン
グ制御部70は、前記アンサー作成指示を受ける。セレク
タ66は、タイミング制御部70からの選択信号に応答して
内部バスアクセス制御部60からのデータと、送信元ユニ
ット番号レジスタ64からの送信元ユニット番号SU、受信
管理バッファ38からのバス幅情報BW、及びアンサー作成
部62からのその他の情報ETCとを択一的に選択して送信
バッファ44へ供給する。送信バッファ44における入力情
報の書き込みは送信バッファ書き込みアドレス作成部68
からの先頭送信バッファ書き込みアドレス（送信ポイン
タで決まるアドレス）で指定される記憶位置から書き込
まれる。この書き込みに際しては、タイミング制御部70
から送信バッファ書き込み信号（SB書き込み信号）が送
信バッファ44へ供給される。前記送信ポインタは、又内
部バスアクセス制御部60からのバイト数情報、その他の
情報ETCと共に、送信管理バッファ46へ転送されてアン
サー作成部62からの送信管理バッファ書き込みアドレス
で指定される記憶位置に書き込まれる。この書き込みに
際しては、タイミング制御部70から送信管理バッファ書
き込み信号（SSB書き込み信号）が送信管理バッファ46
へ供給される。The details of the answer creating section 62 are shown in FIG. 4. The answer creating section 62 includes a source unit number register (SUR) 6
4, a selector (SEL) 66, a transmission buffer write address creation unit 68, and a timing control unit 70. The timing control unit 70 receives the answer creating instruction. The selector 66 is responsive to the selection signal from the timing control unit 70, the data from the internal bus access control unit 60, the transmission source unit number SU from the transmission source unit number register 64, and the bus width information from the reception management buffer 38. BW and other information ETC from the answer creating unit 62 are selectively selected and supplied to the transmission buffer 44. The writing of the input information in the transmission buffer 44 is performed by the transmission buffer write address creation unit 68.
The data is written from the storage location specified by the head transmission buffer write address (address determined by the transmission pointer). At the time of this writing, the timing control unit 70
A transmission buffer write signal (SB write signal) is supplied from the to the transmission buffer 44. The transmission pointer is transferred to the transmission management buffer 46 together with the byte number information from the internal bus access control unit 60 and other information ETC, and is stored in the storage location designated by the transmission management buffer write address from the answer creating unit 62. Written. At the time of this writing, the transmission control buffer write signal (SSB write signal) is sent from the timing control unit 70 to the transmission control buffer 46.
Supplied to
第２図乃至第４図において、システムバス103は、第
１図のスプリットバス２に対応し、ユニット1001、1002
は、ユニット4iに対応する。レシーバ30、受信レジスタ
34、システムバス管理部35、受信管理バッファ38は、第
１図のバス幅情報抽出部に対応し、内部バスインタフェ
ース回路40、送信バッファ44、システムバス管理バッフ
ァ45、送信管理バッファ46、送信レジスタ42、ドライバ
32は、第１図のバス幅情報挿入部に対応する。2 to 4, the system bus 103 corresponds to the split bus 2 of FIG. 1 and includes units 100 1 and 100 2.
Corresponds to unit 4 i . Receiver 30, reception register
34, the system bus management unit 35, and the reception management buffer 38 correspond to the bus width information extraction unit of FIG. 1, and include an internal bus interface circuit 40, a transmission buffer 44, a system bus management buffer 45, a transmission management buffer 46, and a transmission register. 42, driver
Reference numeral 32 corresponds to the bus width information insertion unit in FIG.
前述の構成の下での本発明の動作を以下に説明する。 The operation of the present invention under the above configuration will be described below.
先ず、スプリットバス方式のシステムバス103を介し
て他のプロセッサからアクセスを受けた受信ユニットか
らの読み出し動作を説明する。First, a read operation from a receiving unit accessed by another processor via the split bus system bus 103 will be described.
受信ユニットは、そのレシーバ30、受信レジスタ34を
経て受信バッファ36に受信内容が取り込まれる。その受
信は、受信レジスタ34にセットされた32ビット幅のコマ
ンド（第５図のリードコマンドC2参照。Ａはアドレスで
あり、このアドレスも32ビット幅である。）を解析して
の受信となる。つまり、リード／ライト情報挿入域208
が、リードＲにセットされている当該コマンドの送信先
ユニット番号挿入域202の送信先ユニット番号DUが当該
ユニットの番号との一致が得られたときにその受信が開
始される。受信バッファ36へ書き込まれるデータに対応
した１単位の受信管理情報、即ち前述のポインタＰ、リ
ード情報Ｒ、バス幅情報BW、バイト数BT、送信元ユニッ
ト番号SU、その他の情報ETCが、受信管理バッファ38に
書き込まれる。その受信管理情報の内のリード情報Ｒ、
バス幅情報BW、送信元ユニット番号SU、その他の情報ET
Cは、受信コマンドの中にあるもの、即ちリード／ライ
ト情報挿入域208のリード情報Ｒ、バス幅情報挿入域206
のバス幅情報BW、送信元ユニット番号挿入域204の送信
元ユニット番号SU、その他情報挿入域210のその他の情
報ETCであり、ポインタＰは、システムバス受信管理部3
5で管理されているリードコマンド受信時刻における値
のポインタであり、バイト数BTは、コマンドに続いて転
送されて来るデータのバイト数をシステムバス受信管理
部35で計数して求められた値とされる。このデータの受
信と所定の関係で、例えば並行した状態で、内部バスア
クセス制御部60から送出される受信管理バッファ読み出
しアドレスによって受信管理バッファ38から読み出され
たポインタＰで指定される受信バッファ36の記憶位置か
らデータの読み出しを行ない、そのデータは、前記受信
管理バッファ38から読み出された前述のリード／ライト
情報Ｒ、バス幅情報BW、バイト数BT、送信元ユニット番
号SU、その他の情報ETCを用いて内部バス105へのアクセ
スを行なう。このアクセス自体は、従来の方式に従う。The receiving unit receives the received contents in the receiving buffer 36 via the receiver 30 and the receiving register 34. The reception is performed by analyzing a 32-bit width command set in the reception register 34 (see the read command C2 in FIG. 5. A is an address, and this address is also 32 bits wide). . That is, the read / write information insertion area 208
However, when the transmission destination unit number DU of the transmission destination unit number insertion area 202 of the command set in the lead R matches the number of the unit, the reception is started. One unit of reception management information corresponding to the data written in the reception buffer 36, that is, the above-mentioned pointer P, read information R, bus width information BW, byte number BT, source unit number SU, and other information ETC is reception management. It is written in the buffer 38. Read information R in the reception management information,
Bus width information BW, source unit number SU, other information ET
C is in the received command, that is, read information R of the read / write information insertion area 208 and bus width information insertion area 206
Of the bus width information BW, the transmission source unit number SU of the transmission source unit number insertion area 204, and other information ETC of the other information insertion area 210, and the pointer P is the system bus reception management unit 3
It is a pointer of the value at the read command reception time managed by 5, and the number of bytes BT is the value obtained by counting the number of bytes of the data transferred following the command by the system bus reception management unit 35. To be done. The reception buffer 36 designated by the pointer P read from the reception management buffer 38 by the reception management buffer read address transmitted from the internal bus access control unit 60 in a predetermined relationship with the reception of this data, for example, in parallel. The data is read from the storage position of the read / write information R read from the reception management buffer 38, the bus width information BW, the number of bytes BT, the source unit number SU, and other information. The ETC is used to access the internal bus 105. This access itself follows the conventional method.
前記リードコマンドに応答して内部バス105から転送
されて来るデータの送信動作を以下に説明する。The operation of transmitting data transferred from the internal bus 105 in response to the read command will be described below.
この内部バス105へのアクセス（リード）に対する結
果が、内部バスアクセス制御部60へ転送されて来ると、
内部バスアクセス制御部60は、アンサー作成部62へアン
サー作成指示信号を送出する（第６図の（２）参照）。
前記アンサー作成指示信号を受けたタイミグ制御部70か
らは、又“L"レベルの選択信号（第６図の（５）参照）
が出力される。この選択信号によって、先ずアンサー情
報がセレクタ66を介して送信バッファ44へ送られる（第
６図の（８）のAN参照）。これと並行して、タイミング
制御部70から送信バッファ書き込みアドレス作成信号が
発生され、この送信バッファ書き込みアドレス作成信号
に応答した送信バッファ書き込みアドレス作成部68から
送信ポインタＰが生成される。前記アンサー情報は、送
信バス書き込みアドレス作成部68からの送信ポインタＰ
で指定される送信バッファ44の記憶位置、つまり送信情
報の先頭位置に、タイミング制御部70からのSB書き込み
信号（第６図の（４）参照）の印加時に、書き込まれ
る。そのアンサー情報（第７図の（２）参照）が書き込
まれた記憶位置内の送信先ユニット番号記憶域には受信
管理バッファ38からの送信元ユニット番号DUが、送信元
ユニット番号記憶域には送信元ユニット番号レジスタ64
から送出された自ユニット番号SUが、バス幅情報記憶域
には受信管理バッファ38からのバス幅情報BWが、そして
その他情報記憶域230には内部バスアクセス制御部60で
生成されたその他の情報ETCが記憶される。前記送信ポ
インタＰ及び受信管理バッファ38からのバス幅情報BW、
並びに内部バスアクセス制御部60からのバイト数情報BT
及びその他の情報ETCが、先ずアンサー作成部62の管理
の下にある送信管理バッファ書き込みアドレス（第６図
の（６）参照）で指定される送信管理バッファ46の記憶
位置に、タイミング制御部70からのSSB書き込み信号
（第６図の（３）参照）の印加時に、書き込まれる。When the result of the access (read) to the internal bus 105 is transferred to the internal bus access control unit 60,
The internal bus access control unit 60 sends an answer creating instruction signal to the answer creating unit 62 (see (2) in FIG. 6).
The "L" level selection signal is sent from the timing controller 70 which receives the answer creation instruction signal (see (5) in FIG. 6).
Is output. By this selection signal, answer information is first sent to the transmission buffer 44 via the selector 66 (see AN in (8) of FIG. 6). At the same time, the timing control unit 70 generates a transmission buffer write address generation signal, and the transmission buffer write address generation unit 68 generates a transmission pointer P in response to the transmission buffer write address generation signal. The answer information is the transmission pointer P from the transmission bus write address creation unit 68.
When the SB write signal (see (4) in FIG. 6) from the timing control unit 70 is applied to the storage position of the transmission buffer 44, that is, the head position of the transmission information, it is written. The transmission source unit number DU from the reception management buffer 38 is stored in the transmission destination unit number storage area in the storage location where the answer information (see (2) in FIG. 7) is written, and in the transmission source unit number storage area. Source unit number register 64
The self unit number SU sent from the bus width information storage area is the bus width information BW from the reception management buffer 38, and the other information storage area 230 is other information generated by the internal bus access control unit 60. ETC is stored. Bus width information BW from the transmission pointer P and the reception management buffer 38,
In addition, the byte count information BT from the internal bus access control unit 60
The other information ETC is first stored in the storage position of the transmission management buffer 46 designated by the transmission management buffer write address (see (6) in FIG. 6) under the management of the answer creating unit 62, and the timing control unit 70. It is written when the SSB write signal (see (3) in FIG. 6) is applied.
このアンサー情報を送信バッファ44へ書き込んだ後
に、タイキング制御部70から出力される“H"レベルの選
択信号は、内部バスアクセス制御部60からの前記アクセ
ス結果データの選択を行なう。該アクセス結果データ
は、前記バス幅情報BWで決まるデータ幅、即ち32ビット
幅である。そのデータは、前記送信ポインタで指定され
る記憶位置の次の記憶位置から順次に書き込まれて行く
（第６図の（８）のD1,D2参照）。この書き込みに用い
られるアドレス（第６図の（７）参照）は、前記送信ポ
インタＰから作成される。この書き込み完了時に、当該
書き込みによって送信バッファ44に書き込まれたデータ
量に応じて決まるバイト数BT及びその他の情報ETCが、
内部インタフェース回路60から転送されて来て送信管理
がバッファ46の前記送信管理情報記憶域内のバイト数記
憶域、及びその他情報記憶域に書き込まれる。After the answer information is written in the transmission buffer 44, the "H" level selection signal output from the timing control unit 70 causes the internal bus access control unit 60 to select the access result data. The access result data has a data width determined by the bus width information BW, that is, a 32-bit width. The data is sequentially written from the storage position next to the storage position designated by the transmission pointer (see D1 and D2 in (8) of FIG. 6). The address used for this writing (see (7) in FIG. 6) is created from the transmission pointer P. At the completion of this writing, the number of bytes BT and other information ETC determined according to the amount of data written in the transmission buffer 44 by the writing,
The transmission management transferred from the internal interface circuit 60 is written in the byte number storage area in the transmission management information storage area of the buffer 46 and other information storage areas.
この送信管理バッファ46への書き込みと所定の関係、
例えば並行的に、送信管理バッファ46の読み出しが、シ
ステムバス送信管理部45による読み出し制御で決まる読
み出しアドレスによって行なわれる。その読み出しアド
レスが、前述の送信管理バッファ書き込みアドレスとな
って送信管理バッファ46の読み出しが生ぜしめられる。
この読み出しによって送信管理バッファ46から送信管理
情報が読み出される。その送信管理情報の内の送信ポイ
ンタＰによって指定される送信バッファ44の記憶位置か
らの読み出しが生ぜしめられる。その最初に読み出され
る送信情報は、アンサー情報であり、そのアンサー情報
が送信レジスタ42を経てドライバ32からシステムバス10
3へ送出され、アクセス要求元へ送信される。その送信
において、前記送信管理バッファ46から読み出された送
信管理情報の内のバス幅情報が用いられ、例えば32ビッ
ト幅によるシステムバス103を介してのアンサーの送信
が行なわれる（第２図の1002参照、第５図のAN2参
照）。AN2はコマンドC2に対するアンサーである）。シ
ステムバス103上におけるアンサ形式は、第７図の
（２）に示す通りであるが、その参照番号222、224、22
6、230は、それぞれ送信先ユニット番号挿入域、送信元
ユニット番号挿入域、バス幅情報挿入域、その他の情報
挿入域である。Writing to the transmission management buffer 46 and a predetermined relationship,
For example, in parallel, the transmission management buffer 46 is read by the read address determined by the read control by the system bus transmission management unit 45. The read address becomes the above-mentioned transmission management buffer write address, and the reading of the transmission management buffer 46 is caused.
By this reading, the transmission management information is read from the transmission management buffer 46. The reading from the storage position of the transmission buffer 44 designated by the transmission pointer P in the transmission management information is caused. The transmission information read first is answer information, and this answer information is transmitted from the driver 32 to the system bus 10 via the transmission register 42.
Sent to 3, and sent to the access request source. In the transmission, the bus width information in the transmission management information read from the transmission management buffer 46 is used, and the answer is transmitted via the system bus 103 with a width of 32 bits (see FIG. 2). 100 2 reference, AN2 see FIG. 5). AN2 is an answer to the command C2). The answer format on the system bus 103 is as shown in (2) of FIG.
Reference numerals 6 and 230 denote a destination unit number insertion area, a transmission source unit number insertion area, a bus width information insertion area, and other information insertion areas, respectively.
このアンサーが送信された後に、前記送信ポインタＰ
の次の記憶位置から前記送信管理情報の内のバイト数BT
によって決められる記憶位置までの読み出しが続行され
る。そのデータ幅は、前記アンサーと同様に、例えば32
ビット幅である。After this answer is transmitted, the transmission pointer P
From the storage location next to the number of bytes in the transmission management information BT
The reading up to the storage location determined by is continued. The data width is, for example, 32 as in the above answer.
It is a bit width.
そして、アクセス要求元では、システムバス103を介
して転送されて来たアンサー内のバス幅情報BWを取り込
んでこれに続いて転送されて来るデータをそのバス幅情
報BW、例えば32ビット幅で取り込む。Then, at the access request source, the bus width information BW in the answer transferred via the system bus 103 is fetched, and the data transferred subsequently is fetched in the bus width information BW, for example, 32 bits wide. .
次に、スプリットバス方式のシステムバス103を介し
て他のプロセッサからアクセスを受けた受信ユニットへ
の書き込み動作を説明する。Next, the write operation to the receiving unit accessed from another processor via the split bus system bus 103 will be described.
この動作は、次に述べる点を除いて受信ユニットから
の読み出し動作と同じである。第１に、受信される32ビ
ット幅のコマンド内のリード／ライン情報挿入域がライ
ト情報Ｗとなっており、且つ32ビット幅のアドレスＡが
64ビット幅のシステムバス103を介して同時に転送さ
れ、第２に、コマンド及びアドレスに続いて64ビット幅
のデータが受信され、第３に、受信管理バッファ36に書
き込まれるバイト数は受信されるデータを構成するバイ
ト数であり、第４に、送信管理バッファ46に書き込まれ
るバイト数は送信されるデータはないので“0"であり、
従って送信バッファ44には32ビット幅のアンサーAN2の
みが書き込まれることである。なお、AN2と一緒に送信
管理バッファ46に書き込まれる残りの32ビット（第５図
中の斜線部）は意味のないデータである。This operation is the same as the read operation from the receiving unit except as described below. First, the read / line information insertion area in the received 32-bit width command is the write information W, and the 32-bit width address A is
Transferred simultaneously via the 64-bit wide system bus 103. Secondly, the command and the address are followed by the 64-bit wide data, and thirdly, the number of bytes written to the reception management buffer 36 is received. Fourth, the number of bytes forming the data. Fourth, the number of bytes written in the transmission management buffer 46 is “0” because there is no data to be transmitted,
Therefore, only the 32-bit wide answer AN2 is written in the transmission buffer 44. The remaining 32 bits (hatched portion in FIG. 5) written in the transmission management buffer 46 together with AN2 are meaningless data.
このような相違があるだけの受信ユニットへの書き込
み動作の例を示したのが、第５図の中のコマンドC1、ア
ドレスＡ、及びデータＤと、アンサーA1とである。その
コマンドC1、アドレスＡ、及びデータＤは、受信ユニッ
トへ転送されて来る情報であり、アンサーA1は、受信ユ
ニットから転送される情報である。An example of the write operation to the receiving unit having only such a difference is shown in FIG. 5 for the command C1, the address A, the data D, and the answer A1. The command C1, the address A, and the data D are information transferred to the receiving unit, and the answer A1 is information transferred from the receiving unit.
なお、前記実施例においては、送信元から送信先に送
ったバス幅情報BWを送信元のアクセスに対するアンサー
に挿入して送信元へ返送する例について説明したが、送
信先に予め用意して置いたバス幅情報BWをアンサーに挿
入して送信元へ返送する用にしてもよい。It should be noted that in the above embodiment, an example in which the bus width information BW sent from the transmission source to the transmission destination is inserted into the answer to the access of the transmission source and returned to the transmission source has been described, but it is prepared in advance at the transmission destination. Alternatively, the bus width information BW may be inserted in the answer and returned to the transmission source.
以上述べたところから明らかなように本発明によれ
ば、送信ユニットに対して、受信ユニットからスプリッ
トバスを介してバス幅情報を返送するから、当該スプリ
ットバスのデータ幅以内の、任意のデータ幅のデータを
取り扱うユニットをスプリットバスに接続することが可
能になる。As is clear from the above description, according to the present invention, since the bus width information is returned from the receiving unit to the transmitting unit via the split bus, any data width within the data width of the split bus can be obtained. It is possible to connect a unit that handles the above data to the split bus.
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図はインタフェース回路内の本発明要部の詳細図、 第４図はアンサー作成部の詳細図、 第５図は第２図実施例における送受信シーケンス例を示
す図、 第６図はアンサー作成タイミング例を示す図、 第７図はコマンド及びアンサーのフオーマット、並びに
受信管理バッファ及び送信管理バッファの各記憶位置の
書き込み情報形式を示す図、 第８図は非スプリットバスでの情報転送を説明する図、 第９図はスプリットバスでの情報転送を説明する図であ
る。 第１図乃至第４図において、 ２はスプリットバス（システムバス103）、4iはユニッ
ト（ユニット1001、1002）、６はバス幅情報抽出部（レ
シーバ30、受信レジスタ34、システムバス管理部35、受
信管理バッファ38）、８はバス幅情報挿入部（内部バス
インタフェース回路40、送信バッファ44、システムバス
管理バッファ45、送信管理バッファ46、送信レジスタ4
2、ドライバ32）である。FIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is a diagram showing an embodiment of the present invention, FIG. 3 is a detailed view of the essential parts of the present invention in an interface circuit, and FIG. FIG. 5, FIG. 5 is a diagram showing an example of a transmission / reception sequence in the embodiment of FIG. 2, FIG. 6 is a diagram showing an example of an answer creation timing, and FIG. 7 is a command and answer format, and a reception management buffer and a transmission management buffer. FIG. 8 is a diagram showing a write information format of each storage position, FIG. 8 is a diagram for explaining information transfer on a non-split bus, and FIG. 9 is a diagram for explaining information transfer on a split bus. 1 to 4, 2 is a split bus (system bus 103), 4 i is a unit (units 100 1 and 100 2 ), and 6 is a bus width information extraction unit (receiver 30, reception register 34, system bus management). The unit 35 and the reception management buffer 38) and 8 are bus width information insertion units (internal bus interface circuit 40, transmission buffer 44, system bus management buffer 45, transmission management buffer 46, transmission register 4).
2, driver 32).
Claims (2)
続された複数のユニット（4i）（ｉ＝1,2,・・・,n）間
で情報の送受信を行なうデータ処理システムにおいて、 その受信ユニットに、 前記一定のバス幅のバス幅情報を出力するバス幅情報出
力部（６）と、 送信ユニットに対し返送されるアンサーにバス幅情報を
挿入するバス幅情報挿入部（８）とを設け、 送信ユニットから前記スプリットバス（２）を介して受
信したコマンドに対するアンサーとして前記バス幅情報
出力部（６）で出力されたバス幅情報を挿入したアンサ
ーを返送することを特徴とするスプリットバスにおける
可変バス幅指定方式。1. A data processing system for transmitting / receiving information between a plurality of units (4 i ) (i = 1, 2, ..., N) to which a split bus (2) having a constant bus width is connected. A bus width information output unit (6) for outputting the bus width information of the constant bus width to the receiving unit, and a bus width information inserting unit (8) for inserting the bus width information in an answer returned to the transmitting unit. ) Is provided, and an answer in which the bus width information output from the bus width information output unit (6) is inserted is returned as an answer to the command received from the transmission unit via the split bus (2). Variable bus width specification method for split buses.
ユニット（4i）（ｉ＝1,2・・・,n）間で情報の送受信
を行なうデータ処理システムにおいて、 その受信ユニットに、 受信したコマンドからバス幅情報を抽出するバス幅情報
抽出部（７）を設け、 抽出されたバス幅情報に従って前記コマンドに続いて受
信される情報を受信することを特徴とするスプリットバ
スにおける可変バス幅情報受信方式。2. A data processing system for transmitting / receiving information between a plurality of units (4 i ) (i = 1, 2, ..., N) connected to a split bus (2), the receiving unit including: A variable bus in a split bus, characterized in that a bus width information extraction unit (7) for extracting bus width information from a received command is provided, and information received subsequently to the command is received according to the extracted bus width information. Width information reception method.
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|---|---|---|---|
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