KR100320675B1 - Triac Device - Google Patents
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Abstract
본 발명은 트라이악 소자를 개시한다. 이에 의하면, n형 반도체기판에 역병렬 연결된 제 1, 2 사이리스터를 형성하되, 제 1 사이리스터의 p형의 제 2 베이스영역에 p+형 영역을 추가로 형성한다.The present invention discloses a triac element. As a result, first and second thyristors are formed in parallel with the n-type semiconductor substrate, and a p + type region is further formed in the p-type second base region of the first thyristor.
따라서, 본 발명은 제 1 사이리스터의 p형 베이스영역에서의 낮은 정공주입효율을 제 2 사이리스터의 정공주입효율과 동일한 수준으로 높여 제 4 상한 동작모드의 트리거 특성을 향상하고 VTM1 특성 저하를 방지한다.Accordingly, the present invention increases the low hole injection efficiency in the p-type base region of the first thyristor to the same level as the hole injection efficiency of the second thyristor, thereby improving the trigger characteristics of the fourth upper limit operation mode and preventing the VTM1 characteristics from deteriorating.
Description
본 발명은 트라이악(TRIAC) 소자에 관한 것으로서, 더욱 상세하게는 제 4 상한 동작모드의 트리거(trigger) 특성을 향상하도록 한 트라이악 소자에 관한 것이다.The present invention relates to a triac (TRIAC) device, and more particularly to a triac device to improve the trigger characteristics of the fourth upper limit operation mode.
일반적으로, 트라이악 소자는 P/N/P/N의 적층구조를 갖는 2개의 사이리스터In general, a triac element has two thyristors having a stacked structure of P / N / P / N.
(thyristor)가 게이트 공통으로 하여 역병렬 연결된 구조를 가지며, 게이트전극(G)과 주전극(T1),(T2)의 3단자를 갖는 반도체소자로서 양방향 도통이 가능하여 주로 교류 스위칭에 사용된다. 트라이악 소자는 게이트전극(G)에 인가되는 바이어스에 따라 오프(off) 상태에서 온(on) 상태로 전환하여 교류전력을 제어한다.(thyristor) has a structure in which the common gate is connected in parallel and in parallel, and is a semiconductor device having three terminals of the gate electrode (G), the main electrodes (T1), and (T2). The triac device controls the AC power by switching from the off state to the on state according to the bias applied to the gate electrode G. FIG.
이와 같은 동작은 주전극(T1)이 공통 접지되고, 주전극(T1),(T2) 간의 바이어스와 주전극(T1)과 게이트전극(G)의 전위에 따라 4가지의 상한 동작모드로 구분된다. 즉, 제 1 상한 동작모드에서는 주전극(T2)에 정(+)전압이 인가되고 게이트전극(G)에 정(+)전압이 인가된다. 제 2 상한 동작모드에서는 주전극(T2)에 정(+)전압이 인가되고, 게이트전극(G)에 부(-)전압이 인가된다. 제 3 상한 동작모드에서는 주전극(T2)에 부(-)전압이 인가되고, 게이트전극(G)에 부(-)전압이 인가된다. 제 4 상한 동작모드에서는 주전극(T2)에 부(-)전압이 인가되고, 게이트전극(G)에 정(+)전압이 인가된다.In this operation, the main electrode T1 is commonly grounded, and is divided into four upper limit operation modes according to the bias between the main electrodes T1 and T2 and the potentials of the main electrode T1 and the gate electrode G. . In other words, a positive voltage is applied to the main electrode T2 and a positive voltage is applied to the gate electrode G in the first upper limit operation mode. In the second upper limit operation mode, a positive voltage is applied to the main electrode T2 and a negative voltage is applied to the gate electrode G. In the third upper limit operation mode, a negative voltage is applied to the main electrode T2 and a negative voltage is applied to the gate electrode G. In the fourth upper limit operation mode, a negative voltage is applied to the main electrode T2 and a positive voltage is applied to the gate electrode G.
제 1 상한 동작모드에서는 P형 게이트층에서 주입된 정공이 N형의 에미터층을 통하여 P형 베이스층과 전극이 접촉하는 개구부로 빠져나게 되면, 이 정공의 흐름이 N형의 에미터층에서 전자주입을 야기하여 주전극(T2),(T1)을 도통상태에 이르게 한다. 제 4 상한 동작모드도 제 1 상한 동작모드와 동일한 형태로 소자를 도통시킨다.In the first upper limit operation mode, when holes injected from the P-type gate layer exit the openings where the P-type base layer and the electrode contact through the N-type emitter layer, the flow of holes is injected into the N-type emitter layer. This causes main electrodes T2 and T1 to be in a conductive state. The fourth upper limit operation mode also conducts the element in the same manner as the first upper limit operation mode.
제 2 상한 동작모드에서는 주전극(T1)의 P형 확산층에서 주입된 정공이 N형의 게이트층의 직하부분을 통하여 P형 게이트로 빠져나가게 되면, 이 정공의 흐름이 N형의 게이트층에서의 전자주입을 야기하여 주전극(T2),(T1)를 도통상태에 이르게 한다. 제 3 상한 동작모드도 제 2 상한 동작모드와 동일한 형태로 소자를 도통시킨다.In the second upper limit operation mode, when holes injected from the P-type diffusion layer of the main electrode T1 exit the P-type gate through a portion directly below the N-type gate layer, the flow of holes flows from the N-type gate layer. The electron injection is caused to bring the main electrodes T2 and T1 into a conductive state. The third upper limit operation mode also conducts the element in the same manner as the second upper limit operation mode.
도 1은 종래 기술에 의한 트라이악 소자를 나타낸 단면도이다.1 is a cross-sectional view showing a triac device according to the prior art.
도 1에 도시된 바와 같이, 드리프트층(drift)인 n형 반도체 기판(11)의 표면과 이면의 일부 영역에 p+형 소자분리영역(도시 안됨)이 형성되고, 기판(11)의 액티브영역의 표면과 이면에 p형의 제 1, 2 베이스영역(13),(14)이 각각 형성되고, 제 1 사이리스터(1)의 제 1 베이스영역(13)에 n+형의 제 1 캐소드영역(15)이 선택적으로 형성되고, 제 2 사이리스터(3)의 제 2 베이스영역(14)에 n+형의 제 2 캐소드영역(16)이 선택적으로 형성되고, 제 1, 2 사이리스터 영역 사이의 제 1 베이스영역(13)에 n+형 게이트영역(17)이 선택적으로 형성된다.As shown in FIG. 1, a p + type device isolation region (not shown) is formed on a portion of the front and rear surfaces of the n-type semiconductor substrate 11, which is a drift layer, to form an active region of the substrate 11. P-type first and second base regions 13 and 14 are formed on the front and back surfaces, respectively, and the n + type first cathode region 15 is formed in the first base region 13 of the first thyristor 1. Is selectively formed, and an n + type second cathode region 16 is selectively formed in the second base region 14 of the second thyristor 3, and the first base region between the first and second thyristor regions ( An n + type gate region 17 is selectively formed in 13).
또한, 제 2 사이리스터(3)의 제 1 베이스층(13)에 주전극(T1)이 접촉하고 또한 제 1 캐소드영역(15)에 주전극(T1)이 접촉하고, 제 2 캐소드영역(16)과 제 1 사이리스터(1)의 제 2 베이스영역(14)에 주전극(T2)이 공접하고, 게이트영역(17)과이에 이웃한 베이스영역(13)의 일부에 게이트전극(G)이 공접한다.In addition, the main electrode T1 is in contact with the first base layer 13 of the second thyristor 3, and the main electrode T1 is in contact with the first cathode region 15, and the second cathode region 16 is in contact with each other. And the main electrode T2 abut on the second base region 14 of the first thyristor 1, and the gate electrode G abuts on the gate region 17 and a part of the neighboring base region 13. .
여기서, 제 1 사이리스터(1)의 접합(J1)은 제 2 베이스영역(14)과 기판(11) 사이의 접합이고, 접합(J2)은 기판(11)과 제 1 베이스영역(13) 사이의 접합이고, 접합(J3)은 제 1 베이스영역(13)과 제 1 캐소드영역(15) 사이의 접합이다. 제 2 사이리스터(3)의 접합(J1)은 제 2 베이스영역(14)과 기판(11) 사이의 접합이고, 접합(J2)은 기판(11)과 제 1 베이스영역(13) 사이의 접합이고, 접합(J3)은 제 2 베이스영역(14)과 제 2 캐소드영역(16) 사이의 접합이다. 미설명부호 19는 산화막이다.Here, the junction J1 of the first thyristor 1 is a junction between the second base region 14 and the substrate 11, and the junction J2 is a junction between the substrate 11 and the first base region 13. The junction J3 is a junction between the first base region 13 and the first cathode region 15. The junction J1 of the second thyristor 3 is the junction between the second base region 14 and the substrate 11, and the junction J2 is the junction between the substrate 11 and the first base region 13. The junction J3 is a junction between the second base region 14 and the second cathode region 16. Reference numeral 19 is an oxide film.
이와 같이 구성되는 종래의 트라이악 소자에서는 트리거(trigger) 특성의 제어에 있어서 특히 제 4 상한 동작모드의 트리거 전류를 10mA 이하로 제어하기 위해서는 제 2 캐소드영역(16)의 직하 부분의 제 2 베이스영역(14)에 존재하는 표면저항(R1)의 저항 값을 증가시키는 것이 요구된다.In the conventional triac element configured as described above, in order to control the trigger characteristic, in particular, in order to control the trigger current in the fourth upper limit operation mode to 10 mA or less, the second base region immediately below the second cathode region 16. It is required to increase the resistance value of the surface resistance R1 existing at (14).
이러한 요구조건을 만족하기 위해 종래에는 제 1, 2 베이스영역(13),(14)을 형성할 때 이온주입 소오스의 주입량을 별도로 서로 다르게 조절한다. 즉, 제 2 베이스영역(14)의 접합(J1)의 깊이를 제 1 베이스영역(13)의 접합(J2)의 깊이보다 얕게 형성하고 아울러 제 2 베이스영역(14)의 표면농도를 제 1 베이스영역(13)의 표면농도보다 낮게 형성한다. 하지만, 제 1, 2 캐소드영역(15),(16)은 동일한 농도와 접합깊이로 형성한다.In order to satisfy these requirements, the implantation amount of the ion implantation source is conventionally adjusted differently when the first and second base regions 13 and 14 are formed. That is, the depth of the junction J1 of the second base region 14 is made shallower than the depth of the junction J2 of the first base region 13, and the surface concentration of the second base region 14 is defined by the first base. It is formed lower than the surface concentration of the region 13. However, the first and second cathode regions 15, 16 are formed at the same concentration and junction depth.
그런데, 종래에는 제 4 상한 동작모드의 트리거전류를 감소시키기 위해 제 1, 2 베이스영역(13),(14)의 농도 특성을 서로 다르게 제어하기 때문에 도 2와 도 3에 도시된 바와 같이, 제 1, 2 사이리스터의 제 1, 2 베이스영역(13),(14)에서의 정공주입량이 상이하다. 즉, 제 2 사이리스터의 제 1 베이스영역(13)에서의 정공주입량이 제 1 사이리스터의 제 2 베이스영역(14)에서의 정공주입량보다 많다.However, in the related art, since the density characteristics of the first and second base regions 13 and 14 are differently controlled in order to reduce the trigger current in the fourth upper limit operation mode, as shown in FIGS. The hole injection amounts in the first and second base regions 13 and 14 of the first and second thyristors are different. That is, the hole injection amount in the first base region 13 of the second thyristor is larger than the hole injection amount in the second base region 14 of the first thyristor.
이로써, 제 1 사이리스터(1)의 특성인 VTM1 특성이 제 2 사이리스터(3)의 특성인 VTM3에 비하여 현저히 떨어지는데 이는 VTM1 특성이 제 4 상한 동작모드의 특성을 제어하는데 제약요인으로 작용한다. 여기서, 트라이악 소자의 온 상태에서의 전압강하성분은 제 1, 2 사이리스터의 전압강하성분인데 이를 각각 VTM1,VTM3으로 나타낸다.As a result, the VTM1 characteristic, which is the characteristic of the first thyristor 1, is significantly lower than that of VTM3, which is the characteristic of the second thyristor 3, which acts as a limiting factor in controlling the characteristic of the fourth upper limit operation mode. Here, the voltage drop component in the on state of the triac element is the voltage drop component of the first and second thyristors, which are represented as VTM1 and VTM3, respectively.
따라서, 본 발명의 목적은 트리거 특성을 향상시킬 수 있는 트라이악 소자를 제공하는데 있다.Accordingly, an object of the present invention is to provide a triac device capable of improving trigger characteristics.
도 1은 종래의 기술에 의한 트라이악(TRIAC) 소자를 나타낸 단면도.1 is a cross-sectional view showing a triac (TRIAC) device according to the prior art.
도 2는 도 1의 제 1 사이리스터의 농도 특성을 나타낸 그래프.FIG. 2 is a graph showing concentration characteristics of the first thyristor of FIG. 1.
도 3은 도 1의 제 2 사이리스터의 농도 특성을 나타낸 그래프.3 is a graph showing the concentration characteristics of the second thyristor of FIG.
도 4는 본 발명에 의한 트라이악 소자를 나타낸 단면도.4 is a cross-sectional view showing a triac device according to the present invention.
도 5는 도 4의 제 1 사이리스터의 농도 특성을 나타낸 그래프.FIG. 5 is a graph showing concentration characteristics of the first thyristor of FIG. 4. FIG.
도 6은 도 4의 제 2 사이리스터의 농도 특성을 나타낸 그래프.FIG. 6 is a graph showing concentration characteristics of the second thyristor of FIG. 4. FIG.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1: 제 1 사이리스터 3: 제 2 사이리스터1: first thyristor 3: second thyristor
11: 반도체 기판 13: 제 1 베이스영역11: semiconductor substrate 13: first base region
14: 제 2 베이스영역 15: 제 1 캐소드영역14: second base area 15: first cathode area
16: 제 2 캐소드영역 17: 게이트영역16: second cathode region 17: gate region
19: 산화막 41: p+형 확산영역19: oxide film 41: p + type diffusion region
이와 같은 목적을 달성하기 위한 본 발명에 의한 트라이악 소자는Triac device according to the present invention for achieving the above object
제 1 도전형 반도체 기판;A first conductivity type semiconductor substrate;
상기 반도체 기판의 표면 및 이면에 각각 형성된 제 2 도전형의 제 1, 2 베이스 영역;First and second base regions of a second conductivity type formed on the front and rear surfaces of the semiconductor substrate, respectively;
상기 제 1 베이스영역 중 제 1 사이리스터를 위한 영역에 형성된 고농도 제 1 도전형의 제 1 캐소드영역;A first cathode region of a high concentration first conductivity type formed in a region for a first thyristor of the first base region;
상기 제 2 베이스영역 중 제 2 사이리스터를 위한 영역에 형성된 고농도 제 1 도전형의 제 2 캐소드영역;A second cathode region of a high concentration first conductivity type formed in a region for a second thyristor of the second base region;
상기 제 1, 2 사이리스터 사이의 상기 제 1 베이스영역 내에 형성된 게이트영역; 및A gate region formed in the first base region between the first and second thyristors; And
상기 제 1 사이리스터의 상기 제 2 베이스영역 내에 선택적으로 형성되어,상기 제 2 베이스영역에서의 정공주입 감소를 억제하는 고농도 제 2 도전형의 확산영역(p+형 영역)을 포함하는 것을 특징으로 한다.And a high concentration second conductivity type diffusion region (p + type region) selectively formed in the second base region of the first thyristor to suppress the reduction of hole injection in the second base region.
이때, 상기 고농도의 제 2 도전형 확산영역(p+형 영역)은 제 2 캐소드영역의 접합깊이보다 얕은 접합깊이로 설계하는 것이 바람직하다.In this case, the high concentration second conductive diffusion region (p + type region) is preferably designed to have a shallower junction depth than that of the second cathode region.
따라서, 본 발명에 의하면, 트라이악 소자의 제 4 상한 동작모드의 트리거 특성을 향상하고 VTM1 특성 저하를 방지한다.Therefore, according to the present invention, the trigger characteristic of the fourth upper limit operation mode of the triac element is improved and the deterioration of the VTM1 characteristic is prevented.
이하, 본 발명에 의한 트라이악 소자를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여한다.Hereinafter, a triac device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part same as a conventional part.
도 4는 본 발명에 의한 트라이악 소자를 나타낸 단면도이다.4 is a cross-sectional view showing a triac device according to the present invention.
도 4에 도시된 바와 같이, 본 발명의 트라이악 소자에서는 드리프트층인 n형 반도체 기판(11)의 표면과 이면의 일부 영역에 p+형 소자분리영역(도시 안됨)이 형성되고, 기판(11)의 액티브영역의 표면과 이면에 p형의 제 1, 2 베이스영역(13),(14)이 각각 형성되고, 제 1 사이리스터(1)의 제 1 베이스영역(13)에 n+형의 제 1 캐소드영역(15)이 선택적으로 형성되고, 제 2 사이리스터(3)의 제 2 베이스영역(14)에 n+형의 제 2 캐소드영역(16)이 선택적으로 형성되고, 제 1, 2 사이리스터 영역 사이의 제 1 베이스영역(13)에 n+형 게이트영역(17)이 선택적으로 형성된다.As shown in FIG. 4, in the triac device of the present invention, a p + type device isolation region (not shown) is formed on a portion of the front and rear surfaces of the n-type semiconductor substrate 11 as a drift layer, and the substrate 11 is formed. P-type first and second base regions 13 and 14 are formed on the front and rear surfaces of the active region of the active region, respectively, and an n + type first cathode is formed in the first base region 13 of the first thyristor 1. The region 15 is selectively formed, and the n + type second cathode region 16 is selectively formed in the second base region 14 of the second thyristor 3, and the first between the first and second thyristor regions is formed. An n + type gate region 17 is selectively formed in one base region 13.
추가로, 제 1 사이리스터(1)의 제 2 베이스영역(14)에 p+형 영역(41)이 선택적으로 형성되되, 도 6에 도시된 바와 같이, 제 2 베이스영역(14)의 접합깊이보다 얕지만 제 2 베이스영역(14)의 농도 특성이 변경될 정도의 접합깊이를 갖는 것이 바람직하다. 즉, p+형 영역(41)는 제 2 캐소드영역(16)의 접합깊이보다 약간 얕은 접합깊이를 갖는다.In addition, a p + type region 41 is selectively formed in the second base region 14 of the first thyristor 1, and as shown in FIG. 6, it is shallower than the junction depth of the second base region 14. However, it is preferable to have a junction depth such that the density characteristic of the second base region 14 is changed. That is, the p + type region 41 has a junction depth slightly shallower than the junction depth of the second cathode region 16.
참고로, 제 2 베이스영역(14)에 형성되는 저항성 접촉용 p+형 영역은 통상 10μm의 얕은 접합깊이를 가지고 제 2 베이스영역의 농도 특성에 변형될 가능성이 없다. 또한, 정공주입효율의 측면에 있어서, 저항성 접촉용 p+형 영역은 p형의 제 2 베이스영역(14)에 변형이 될 정도의 충분한 정공을 제공하지 못하므로 대부분의 정공주입이 제 2 베이스영역(14)에서 이루어지지만, 본 발명에서는 p+형 영역(41)이 제 2 베이스영역(14)보다 훨씬 많은 정공을 갖고 있기 때문에 정공주입은 대부분 p+형 영역(41)에서 이루어진다.For reference, the p + type region for ohmic contact formed in the second base region 14 has a shallow junction depth of 10 μm and is not likely to be deformed in the concentration characteristics of the second base region. In addition, in terms of hole injection efficiency, since the p + type region for ohmic contact does not provide enough holes to deform the p-type second base region 14, most of the hole injection is performed in the second base region ( 14, the hole injection is mostly made in the p + type region 41 because the p + type region 41 has much more holes than the second base region 14.
그리고, 제 2 사이리스터(3)의 제 1 베이스층(13)에 주전극(T1)이 접촉하고 또한 제 1 캐소드영역(15)에 주전극(T1)이 접촉하고, 제 2 캐소드영역(16)과 p+형 영역(41)에 주전극(T2)이 공접하고, 게이트영역(17)과 이에 이웃한 제 1 베이스영역(13)의 일부에 게이트전극(G)이 공접한다.The main electrode T1 is in contact with the first base layer 13 of the second thyristor 3, and the main electrode T1 is in contact with the first cathode region 15, and the second cathode region 16 is in contact with the first cathode layer 15. The main electrode T2 is in contact with the p + type region 41, and the gate electrode G is in contact with the gate region 17 and a part of the first base region 13 adjacent thereto.
여기서, 제 1 사이리스터(1)의 접합(J1)은 제 2 베이스영역(14)과 기판(11) 사이의 접합이고, 접합(J2)은 기판(11)과 제 1 베이스영역(13) 사이의 접합이고, 접합(J3)은 제 1 베이스영역(13)과 제 1 캐소드영역(15) 사이의 접합이고, 접합Here, the junction J1 of the first thyristor 1 is a junction between the second base region 14 and the substrate 11, and the junction J2 is a junction between the substrate 11 and the first base region 13. The junction J3 is a junction between the first base region 13 and the first cathode region 15 and the junction
(J4)은 제 2 베이스영역(14)과 p+형 영역(41) 사이의 접합이다. 제 2 사이리스터(3)의 접합(J1)은 제 2 베이스영역(14)과 기판(11) 사이의 접합이고, 접합(J2)은 기판(11)과 제 1 베이스영역(13) 사이의 접합이고, 접합(J3)은 제 2 베이스영역(14)과 제 2 캐소드영역(16) 사이의 접합이다. 미설명부호 19는 산화막이다.J4 is a junction between the second base region 14 and the p + type region 41. The junction J1 of the second thyristor 3 is the junction between the second base region 14 and the substrate 11, and the junction J2 is the junction between the substrate 11 and the first base region 13. The junction J3 is a junction between the second base region 14 and the second cathode region 16. Reference numeral 19 is an oxide film.
이와 같이 구성되는 본 발명의 트라이악 소자에서는 트리거 특성의 제어에 있어서 특히 제 4 상한 동작모드의 트리거 전류를 10mA 이하로 제어하기 위해서는 제 2 캐소드영역(16)의 직하 부분의 제 2 베이스영역(14)에 존재하는 표면저항(R4)의 저항 값을 증가시키는 것이 요구된다.In the triac element of the present invention configured as described above, in order to control the trigger characteristic, in particular, to control the trigger current of the fourth upper limit operation mode to 10 mA or less, the second base region 14 directly below the second cathode region 16. Increasing the resistance value of the surface resistance (R4) present in the) is required.
그래서, 본 발명은 이러한 요구조건을 만족하기 위해 종래와 마찬가지로 제 1, 2 베이스영역(13),(14)을 형성할 때 이온주입 소오스의 주입량을 별도로 서로 다르게 조절한다. 즉, 제 2 베이스영역(14)의 접합(J1)의 깊이를 제 1 베이스영역(13)의 접합(J2)의 깊이보다 얕게 형성하고 아울러 제 2 베이스영역(14)의 표면농도를 제 1 베이스영역(13)의 표면농도보다 낮게 형성한다. 하지만, 제 1, 2 캐소드영역(15),(16)은 동일한 농도와 접합깊이로 형성한다.Thus, in order to satisfy the requirements, the present invention controls the implantation amount of the ion implantation source separately when forming the first and second base regions 13 and 14 as in the prior art. That is, the depth of the junction J1 of the second base region 14 is made shallower than the depth of the junction J2 of the first base region 13, and the surface concentration of the second base region 14 is defined by the first base. It is formed lower than the surface concentration of the region 13. However, the first and second cathode regions 15, 16 are formed at the same concentration and junction depth.
이에 추가하여, 본 발명에서는 종래와 달리 제 4 상한 동작모드의 트리거전류를 감소시키기 위해 제 1, 2 베이스영역(13),(14)의 농도 특성을 서로 다르게 제어하더라도 도 4와 도 5에 도시된 바와 같이, 제 1, 2 사이리스터의 베이스영역(13),(14)에서의 정공주입량이 동일하게 이루어질 수 있다. 이는 P+형 영역(41)이 제 1 사이리스터의 베이스영역(13)에서의 정공주입을 VTM3 특성과 동일한 수준의 정공주입효율을 높이고 나아가 VTM3에 비하여 VTM1 특성이 저하하는 것을 방지할 수 있다.In addition, in the present invention, the concentration characteristics of the first and second base regions 13 and 14 are differently controlled in order to reduce the trigger current in the fourth upper limit operation mode unlike in the related art. As described above, the hole injection amounts in the base regions 13 and 14 of the first and second thyristors may be the same. This can prevent the P + type region 41 from injecting holes in the base region 13 of the first thyristor at the same level as the VTM3 characteristics, and further reducing the VTM1 characteristics from VTM3.
따라서, 본 발명은 트라이악 소자의 다른 특성에는 전혀 영향을 미치지 않고 제 4 상한 동작모드의 트리거 전류를 감소시킬 수 있다.Therefore, the present invention can reduce the trigger current of the fourth upper limit operation mode without affecting other characteristics of the triac element at all.
이상에서 살펴본 바와 같이, 본 발명에 의한 트라이악 소자는 n형 반도체기판에 역병렬 연결된 제 1, 2 사이리스터를 형성하되, 제 1 사이리스터의 p형의 제 2 베이스영역에 p+형 영역을 추가로 형성한다.As described above, the triac device according to the present invention forms first and second thyristors which are antiparallel to the n-type semiconductor substrate, and additionally forms a p + type region in the p-type second base region of the first thyristor. do.
따라서, 본 발명은 제 1 사이리스터의 p형 베이스영역에서의 낮은 정공주입효율을 제 2 사이리스터의 정공주입효율과 동일한 수준으로 높여 제 4 상한 동작모드의 트리거 특성을 향상하고 VTM1 특성 저하를 방지한다.Accordingly, the present invention increases the low hole injection efficiency in the p-type base region of the first thyristor to the same level as the hole injection efficiency of the second thyristor, thereby improving the trigger characteristics of the fourth upper limit operation mode and preventing the VTM1 characteristics from deteriorating.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018810A KR100320675B1 (en) | 1999-05-25 | 1999-05-25 | Triac Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018810A KR100320675B1 (en) | 1999-05-25 | 1999-05-25 | Triac Device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000074694A KR20000074694A (en) | 2000-12-15 |
| KR100320675B1 true KR100320675B1 (en) | 2002-01-17 |
Family
ID=19587555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990018810A KR100320675B1 (en) | 1999-05-25 | 1999-05-25 | Triac Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100320675B1 (en) |
-
1999
- 1999-05-25 KR KR1019990018810A patent/KR100320675B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000074694A (en) | 2000-12-15 |
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