KR100315039B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 금속배선 형성방법은, 하부패턴들이 형성된 반도체 기판 상에 저유전상수 값을 갖는 제1층간절연막과, 제1하드 마스크막을 차례로 형성하는 단계; 상기 제1하드마스막 및 제1층간절연막을 식각해서, 상기 반도체 기판의 일부분 또는 상기 하부패턴을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 금속 플러그를 형성하는 단계; 상기 결과물 상에 상기 제1하드 마스크막과 상이한 식각 선택비를 갖는 제2하드 마스크막, 저유전상수 값을 갖는 제2층간절연막, 상기 제1하드 마스크막과 동일한 식각 선택비를 갖는 제3하드 마스크막, 상기 제2하드 마스크막과 동일한 식각 선택비를 갖는 제4하드 마스크막, 및 상기 제4하드 마스크막의 일부분을 노출시키는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 마스크로해서 노출된 제4하드 마스크막 부분을 식각하는 단계; 상기 제2하드 마스크막을 식각 정지층으로해서, 노출된 제3하드 마스크막 부분 및 그 하부의 제2층간절연막 부분을 식각하는 단계; 노출된 제4 및 제2하드 마스크막 부분을 식각하여, 상기 금속 플러그 및 이에 인접된 제1하드 마스크막 부분을 노출시키는 라인 형태의 스페이싱 패턴을 형성하는 단계; 및 상기 스페이싱 패턴 내에 상기 금속 플러그와 콘택되는 금속배선을 형성하는 단계를 포함한다.

Description

반도체 소자의 금속배선 형성방법{Method for forming metal interconnection line of semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히, 다마신 공정을 이용한 금속배선 공정에서, 금속성 식각 부산물의 발생을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
통상, 금속배선은 두 가지 방법으로 형성되고 있다. 첫번째 방법은 금속막 상에 감광막 패턴을 형성하고, 그런다음, 상기 감광막 패턴을 식각 장벽으로 하는 플라즈마 식각 공정으로 상기 금속막을 직접 식각하여 소망하는 형태의 금속배선을 형성하는 방법이다. 그런데, 이 방법은 금속배선의 임계 치수(critical dimension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 매우 어려운 문제점이 있다.
두번째 방법은 다마신(damascene) 공정을 이용한 방법으로서, 먼저, 제1층간절연막의 일부분을 식각·제거하여 콘택홀을 형성한 후, 상기 콘택홀 내에 금속막을 매립시켜 금속 플러그를 형성하고, 그런다음, 상기 결과물 상에 제2층간절연막을 형성한 후, 상기 제2층간절연막을 식각하여 상기 금속 플러그를 노출시킴과 동시에 라인 형태를 갖는 스페이싱 패턴(spacing pattern)을 형성하고, 그리고나서, 상기 스페이싱 패턴 내에 금속막을 매립시켜, 상기 금속 플러그와 콘택되는 금속배선을 형성하는 방법이다. 이 방법은 전자의 방법 보다 상대적으로 우수한 전기적 특성을 얻을 수 있으며, 아울러, 공정 비용이 적기 때문에, 점차 그 이용이 확대되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 트랜지스터 등과 같은 하부 패턴들(도시안됨)이 형성된반도체 기판(1) 상에 상기 하부 패턴들을 덮도록 제1층간절연막(2) 및 제1하드 마스크막(3)을 차례로 형성하고, 공지된 방법으로 상기 제1하드 마스크막(30) 및 제1층간절연막(2)을 식각해서, 반도체 기판(1)의 일부분 또는 하부 패턴을 노출시키는 콘택홀(4)을 형성한다.
도 1b를 참조하면, 콘택홀(4)이 완전히 매립될 정도의 충분한 두께로 상기 제1하드 마스크막(3) 상에 금속막을 증착하고, 상기 제1하드 마스크막(3)이 노출되도록, 상기 금속막을 화학적기계연마(Chemacal Mechanical Polishing : 이하, CMP) 공정으로 연마하여 표면 평탄화를 얻음과 동시에 상기 콘택홀(4) 내에 금속 플러그(5)을 형성한다.
도 1c를 참조하면, 상기 결과물의 상부에 저유전상수 값을 갖는 제2층간절연막(6)과 제2하드 마스크막(7)을 차례로 형성하고, 공지된 방법으로 상기 제2하드 마스크막(7) 및 제2층간절연막(6)을 플라즈마 식각해서, 상기 금속 플러그(5) 및 이에 인접된 제1하드 마스크막 부분을 노출시키는 라인 형태의 스페이싱 패턴(8)을 형성한다. 그런다음, 상기 스페이싱 패턴(8) 내에 금속막을 매립시켜, 상기 금속 플러그(5)와 콘택되는 금속배선(9)를 형성한다.
그러나, 종래 기술에 따른 다마신 공정을 이용한 금속배선 형성방법은, 상기 스페이싱 패턴을 형성하기 위한 상기 제2층간절연막과 제2하드 마스크막의 식각시, 식각 균일성을 확보하기 위하여 과도 식각을 수행하게 되는데, 이 과정에서 플라즈마에 노출된 금속막, 즉, 금속 플러그의 상부 표면에서 스퍼터링 현상이 일어나는것에 기인하여 금속물질과 절연물질로 이루어진 금속성의 식각 부산물이 발생하게 됨으로써, 상기 금속성의 식각 부산물을 제거하기 위한 추가적인 세정 공정을 수행해야 하며, 이에 따라, 상기 세정 공정에 기인하여 생산성의 저하 및 비용의 증가가 야기되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 금속성 식각 부산물의 발생을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 제1층간절연막
13 : 제1하드 마스크막 14 : 제1감광막 패턴
15 : 콘택홀 16 : 금속 플러그
17 : 제2하드 마스크막 18 : 제2층간절연막
19 : 제3하드 마스크막 20 : 제4하드 마스크막
21 : 제2감광막 패턴 22 : 스페이싱 패턴
23 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 형성방법은, 하부패턴들이 형성된 반도체 기판 상에 저유전상수 값을 갖는 제1층간절연막과, 제1하드 마스크막을 차례로 형성하는 단계; 상기 제1하드마스막 및 제1층간절연막을 식각해서, 상기 반도체 기판의 일부분 또는 상기 하부패턴을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 금속 플러그를 형성하는 단계; 상기 결과물 상에 상기 제1하드 마스크막과 상이한 식각 선택비를 갖는 제2하드 마스크막, 저유전상수 값을 갖는 제2층간절연막, 상기 제1하드 마스크막과 동일한 식각 선택비를 갖는 제3하드 마스크막, 상기 제2하드 마스크막과 동일한 식각 선택비를 갖는 제4하드 마스크막, 및 상기 제4하드 마스크막의 일부분을 노출시키는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 마스크로해서 노출된 제4하드 마스크막 부분을 식각하는 단계; 상기 제2하드 마스크막을 식각 정지층으로해서, 노출된 제3하드 마스크막 부분 및 그 하부의 제2층간절연막 부분을 식각하는 단계; 노출된 제4 및 제2하드 마스크막 부분을 식각하여, 상기 금속 플러그 및 이에 인접된 상기 제1하드 마스크막 부분을 노출시키는 라인 형태의 스페이싱 패턴을 형성하는 단계; 및 상기 스페이싱 패턴 내에 상기 금속 플러그와 콘택되는 금속배선을 형성하는 단계를 포함한다.
본 발명에 따르면, 층간절연막의 하부 및 상부 각각에 상기 층간절연막과 식각 선택비가 상이한 하드 마스크막을 구비시킴으로써, 과도 식각에 기인된 금속성의 식각 부산물의 발생을 방지할 수 있으며, 이에 따라, 상기 금속성의 식각 부산물을 제거하기 위한 세정 공정을 삭제시킬 수 있는 것에 기인하여 생산성을 향상시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 트랜지스터와 같은 하부패턴들(도시안됨)이 형성된 반도체 기판(11) 상에 저유전상수 값을 갖는 제1층간절연막(12)을 증착하고, 상기 제1층간절연막(12) 상에 상기 제1층간절연막(12)과 1 : 3 이상의 식각 선택비를 갖는 제1하드 마스크막(13)을 형성한다. 그런다음, 상기 제1하드 마스크막(13) 상에 금속배선이 형성될 영역을 한정하는 제1감광막 패턴(14)을 형성한다. 그리고나서, 상기 제1감광막 패턴(14)을 마스크로해서 노출된 제1하드 마스크막 부분과 그 하부의 제1층간절연막 부분을 식각해서, 상기 반도체 기판(11)의 일부분 또는 하부패턴을노출시키는 콘택홀(15)을 형성한다.
도 2b를 참조하면, 제1감광막 패턴을 제거한 상태에서, 상기 제1하드 마스크막(13) 상에 상기 콘택홀(15)이 완전히 매립될 정도의 충분한 두께로 금속막을 증착하고, 그런다음, 상기 제1하드 마스크막(13)이 노출될 때까지, 상기 금속막을 CMP 공정으로 연마하여 표면 평탄화를 달성함과 동시에 상기 콘택홀(15) 내에 금속 플러그(14)를 형성한다. 그리고나서, 균일성 개선을 위해, 상기 결과물의 상부 표면의 일부를 에치백한다.
도 2c를 참조하면, 제1하드 마스크막(13) 및 금속 플러그(16) 상에 상기 제1하드 마스막(13)과 상이한 식각 선택비, 예를들어, 상기 제1하드 마스크막(13)에 대해 1 : 2 이상이 식각 선택비를 갖는 제2하드 마스크막(17)을 형성한다. 그런다음, 상기 제2하드 마스크막(17) 상에 제2층간절연막(18)을 형성하고, 상기 제2층간절연막(18) 상에 상기 제1하드 마스크막(13)과 동일한 물질로 이루어진 제3하드 마스크막(19)을 형성한다. 이어서, 상기 제3하드 마스크막(19) 상에 상기 제2하드 마스크막(17)과 동일한 물질이며, 그리고, 상기 제3하드 마스크막(18)과 1 : 2 이상의 식각 선택비를 갖는 제4하드 마스크막(20)을 형성하고, 상기 제4하드 마스크막(20) 상에 상기 금속 플러그(16)의 상부 영역을 노출시키는 제2감광막 패턴(21)을 형성한다.
도 2d를 참조하면, 제2감광막 패턴을 마스크로 해서 노출된 제4하드 마스크막 부분을 플루오린과 수소의 혼합 가스, 예를들어, CXHXFX가스와 CXFX가스의 혼합가스를 이용하여 플라즈마 식각하고, 그런다음, 상기 제4하드 마스크막(20)이 식각된 것에 의해 노출된 제3하드 마스크막 부분을 플루오린 가스를 이용하여 플라즈마 식각하고, 연이어서, 제2하드 마스크막(17)을 식각정지층으로해서, 노출된 제2층간절연막 부분을 산소 가스를 이용하여 플라즈마 식각한다. 이때, 상기 식각 마스크로 사용된 제2감광막 패턴은 제4하드 마스크막(20)의 식각, 제3하드 마스크막(19)의 식각 및 제2층간절연막(18)의 식각시에 함께 제거된다. 따라서, 상기 제2감광막 패턴을 제거하기 위한 별도의 스트립 공정은 필요치 않다. 한편, 상기 제2감광막 패턴이 완전히 제거되지 않은 경우에는, 상기 제2층간절연막(18)의 식각후에 잔류된 제2감광막 패턴을 제거하기 위한 스트립 공정을 수행한다.
도 2e를 참조하면, 제3하드 마스크막(19) 상의 제4하드 마스크막과 제1하드 마스크막(13) 상의 노출된 제2하드 마스크막 부분이 제거되도록 식각 공정을 수행하여, 금속 플러그(16) 및 이에 인접된 제1하드 마스크막 부분을 노출시키는 라인 형태의 스페이싱 패턴(22)을 형성한다.
도 2f를 참조하면, 스페이싱 패턴(22)이 완전히 매립될 정도의 충분한 두께로 상기 결과물 상에 금속막을 증착하고, 상기 제3하드 마스크막이 노출되도록, 상기 금속막을 CMP 공정으로 연마한 후, 표면 균일성을 위해 에치백 공정을 수행하여, 상기 스페이싱 패턴(22) 내에 상기 금속 플러그(16)와 콘택되는 금속배선(23)를 형성한다. 이후, 세정 공정을 수행하여 금속배선 형성 공정을 완료한다.
본 발명에 따르면, 제2층간절연막의 하부 및 상부에 상기 제2층간절연막과 상이한 식각 선택비를 갖는 하드 마스크막을 배치시키는 것에 의해 금속성 식각 부산물의 발생을 방지할 수 있다. 즉, 종래의 금속배선 형성 공정에서는 제2층간절연막에 대한 과도 식각 공정이 수행되는 것에 기인하여, 금속 물질과 절연 물질로 이루어진 금속성의 식각 부산물이 발생하게 되지만, 본 발명의 실시예에서는 제2층간절연막의 하부에 배치된 제2하드 마스크막이 식각정지층으로서 기능하기 때문에, 금속 플러그의 표면이 스퍼터링되는 것을 방지할 수 있으며, 그래서, 금속성의 식각 부산물이 발생되는 것을 방지할 수 있다.
따라서, 식각 부산물을 제거하기 위한 별도의 세정 공정이 필요치 않으며, 아울러, 식각 부산물에 의한 금속배선의 특성 저하를 방지할 수 있다.
이상에서와 같이, 본 발명은 층간절연막의 하부 및 상부 각각에 상기 층간절연막과 식각 선택비가 상이한 하드 마스크막을 배치시킴으로써, 상기 층간절연막의 과도 식각시에 금속성의 식각 부산물이 발생되는 것을 방지할 수 있다. 따라서, 상기 금속성의 식각 부산물을 제거하기 위한 세정 공정을 삭제시킬 수 있기 때문에, 생산성을 향상시킬 수 있으며, 아울러, 소자 특성 및 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (10)

  1. 하부패턴들이 형성된 반도체 기판 상에 저유전상수 값을 갖는 제1층간절연막과, 제1하드 마스크막을 차례로 형성하는 단계;
    상기 제1하드마스막 및 제1층간절연막을 식각해서, 상기 반도체 기판의 일부분 또는 상기 하부패턴을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 금속 플러그를 형성하는 단계;
    상기 결과물 상에 상기 제1하드 마스크막과 상이한 식각 선택비를 갖는 제2하드 마스크막, 저유전상수 값을 갖는 제2층간절연막, 상기 제1하드 마스크막과 동일한 식각 선택비를 갖는 제3하드 마스크막, 상기 제2하드 마스크막과 동일한 식각 선택비를 갖는 제4하드 마스크막, 및 상기 제4하드 마스크막의 일부분을 노출시키는 감광막 패턴을 차례로 형성하는 단계;
    상기 감광막 패턴을 마스크로해서 노출된 제4하드 마스크막 부분을 식각하는 단계;
    상기 제2하드 마스크막을 식각 정지층으로해서, 노출된 제3하드 마스크막 부분 및 그 하부의 제2층간절연막 부분을 식각하는 단계;
    노출된 제4 및 제2하드 마스크막 부분을 식각하여, 상기 금속 플러그 및 이에 인접된 상기 제1하드 마스크막 부분을 노출시키는 라인 형태의 스페이싱 패턴을 형성하는 단계; 및
    상기 스페이싱 패턴 내에 상기 금속 플러그와 콘택되는 금속배선을 형성하는단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 금속 플러그를 형성하는 단계는,
    상기 제3하드 마스크막 상에 상기 콘택홀이 완전히 매립될 정도의 충분한 두께로 금속막을 증착하는 단계; 및 상기 제3하드 마스크막이 노출되도록, 상기 금속막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 2 항에 있어서, 상기 금속막을 식각하는 단계는,
    상기 제3하드 마스크막이 노출되도록, 상기 금속막을 화학적기계연마 공정으로 연마하는 단계; 및 상기 금속막 및 제3하드 마스크막의 표면을 에치백하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 제1 및 제2층간절연막과 상기 제1 및 제3하드 마스크막은 1 : 3 이상의 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서, 상기 제1 및 제3하드 마스크막과 상기 제2 및 제4하드 마스크막은 1 : 2 이상의 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서, 상기 제3하드 마스크막을 식각하는 단계는, 플로오린 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서, 상기 제2층간절연막을 식각하는 단계는, 산소 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 1 항에 있어서, 상기 제4 및 제2하드 마스크막을 식각하는 단계는,
    CXHXFX가스와 CXFX가스의 혼합 가스로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 1 항에 있어서, 상기 금속배선을 형성하는 단계는, 상기 제3하드 마스크막 상에 상기 스페이싱 패턴이 완전히 매립될 정도의 충분한 두께로 금속막을 증착하는 단계; 및 상기 제3하드 마스크막이 노출되도록, 상기 금속막을 식각하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제 9 항에 있어서, 상기 금속막을 식각하는 단계는, 상기 제3하드 마스크막이 노출되도록, 상기 금속막을 화학적기계연마 공정으로 연마하는 단계; 및 상기 금속막 및 제3하드 마스크막의 표면을 에치백하는 단계로 이루어진 것을 특징으로하는 반도체 소자의 금속배선 형성방법.
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