KR100310569B1 - 다중밀도의세라믹구조물및그의제조방법 - Google Patents

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Abstract

본 발명은 일반적으로 신규한 다중 밀도의 세라믹 구조물 및 그의 제조방법에 관한 것이다. 기본적으로, 본 발명은 적층 구조물을 형성하기 위한 구조물과 방법에 관한 것이고, 더욱 구체적으로는 보다 두꺼운 그린 시이트(green sheet) 위에 매우 얇은 그린 시이트 및/또는 고 밀집된 전기 전도성 패턴을 갖는 그린 시이트를 이용하여 다층 세라믹 제품을 제조하기 위한 구조물과 방법에 관한 것이다. 본 발명의 구조물과 방법은 다층 세라믹 패키지의 제조시에 매우 얇은 그린 시이트 및/또는 고 밀집된 금속화 패턴을 갖는 그린 시이트를 차폐시키고 집결시켜서 취급할 수 있게 한다. 천공된 얇은 그린 시이트는 천공되어 차폐된 보다 두꺼운 그린 시이트에 부착/결합되어서 차폐시에 우수한 안정성을 갖고 추가로 가공될 수 있는 하부 구조물을 형성할 수 있다.

Description

다중 밀도의 세라믹 구조물 및 그의 제조방법{MULTI-DENSITY CERAMIC STRUCTURE AND PROCESS THEREOF}
본 발명은 일반적으로 신규한 다중 밀도의 세라믹 구조물 및 그의 제조방법에 관한 것이다. 기본적으로, 본 발명은 적층 구조물을 형성하기 위한 구조물 및 제조방법에 관한 것이고, 더욱 구체적으로는 보다 두꺼운 그린 시이트 위에 매우 얇은 그린 시이트 및/또는 고 밀집된 전기 전도성 패턴을 갖는 그린 시이트를 이용하여 다층 세라믹 제품을 제조하기 위한 구조물 및 제조방법에 관한 것이다.
다층 세라믹(MLC) 구조물은 전자 기판 및 장치의 제조에 사용된다. MLC는 다양한 층상 형태를 가질 수 있다. 예컨대, MLC 회로 기판은, 유전 매질로서 작용하는 세라믹 층 사이에 끼워진 전기 전도체로서 작용하는 패턴화된 금속 층을 포함할 수 있다. 층간 상호접속을 위해, 대부분의 세라믹 층은 작은 구멍 및 관통구를 가질 수 있다. 적층 전에 관통구는 전기 전도성 페이스트, 예컨대 금속 페이스트로 충전되고, 소결되어 층간 전기 접속을 제공하는 비아(via)를 형성한다. 또한, MLC 기판은, 몇몇을 지적하자면, 예를 들어 반도체 칩, 접속부 납, 커패시터, 레지스터를 부착시키기 위한 종결 패드부를 가질 수 있다.
일반적으로, 통상적인 세라믹 구조물은 세라믹 미립자, 열가소성 중합체 결합제, 가소제, 용매의 슬러리로부터 제조되는 그린 시이트로부터 형성된다. 이러한 조성물은 세라믹 시이트로 넓게 펴거나 주조되며, 이어서 이로부터 용매를 휘발시키면 밀착성이고 자기-지지성인 가요성 그린 시이트가 제공된다. 그린 시이트를 천공시키고 금속 페이스트-스크리닝(paste-screening)시키고 집결(stacking)시켜 적층시킨 후에, 원하지 않는 중합체 결합제 수지를 태워 없애거나 제거하고 세라믹미립자를 집적된 세라믹 기판으로 함께 소결시키는데 충분한 온도에서 상기 그린 시이트를 가열하거나 소결시킨다. 본 발명은 상기 과정의 차폐, 집결 및 적층 단계에 관한 것이다.
MLC 패키지 산업에서, 다양한 두께의 그린 시이트를 사용하는 것은 매우 일반적이다. 두께는 전형적으로 6 내지 30밀로 다양할 수 있으며, 일반적으로 이들 층을 천공시키고 금속처리하는 기술이 잘 공지되어 있다. 6밀 미만 두께의 그린 시이트는 일반적으로 거의 사용되지 않고 있다. 이는 예컨대, 6밀 보다 얇은 그린 시이트의 취급, 차폐 및 집결 등과 같은 다양한 이유로 야기되는 중대한 문제 등의 다양한 이유 때문이다. 실제로, 전형적인 MLC 기술을 사용하는 1 내지 2밀 두께의 세라믹 그린 시이트(천공되고 차폐된 경우)의 용도는 종래 기술에서는 존재하지 않았다.
또한, MLC 패키지 산업에서는 축전층을 사용하는 것이 매우 일반적이다. 패키지에 필요한 정전용량(capacitance)은 디자인에 따라 좌우되며, 이러한 정전용량은 유전 층의 두께 및 층내의 금속 면적을 적절히 선택하므로써 얻어진다. 이 산업은 항상 높은 정전용량을 얻으려고 하고 있으며, 금속 면적은 일정한 기판 크기에 대해 최대화되므로 필요한 정전용량을 얻기 위해 전극 사이에 보다 얇은 유전 층을 사용해야 한다. 예컨대, 경험적으로 유전 층의 두께를 반으로 줄임으로써 일정한 유전체 시스템 및 전극 금속 면적에서의 정전용량을 두배로 할 수 있다. 추가적으로, 패키지에서 정전용량에 필요한 층의 수도 약 50% 만큼 감소되었다. 층 수의 감소는 기판의 제조 비용 및 과정을 감소시키므로 바람직하다.
본원에서 사용되는 얇은 시이트 또는 층이란 용어는 시이트의 두께가 약 0.5 내지 약 6.0밀 중 임의의 두께일 수 있음을 의미한다. 얇은 시이트는 많이 수축하는 경향이 있고 또한 공정 중에 쉽게 변형되는 경향이 있으므로 제조 수준으로 얇은 시이트를 차폐, 집결시키는 것은 현재 기술로는 가능하지 않다.
미국 특허 제 5,176,772호 및 제 5,300,163호는 천공, 차폐된 그린 테이프를 예비소결된 세라믹체 위에 적층시키고, 이 조합물을 소결시켜서 편평한 판을 수득하므로써 얇은 소결 세라믹 판을 형성하는 방법에 대해 개시하고 있다. 이 방법은 본질적으로 편평한 적층체를 수득할 수 있게 한다. 그러나, 알루미나, 질화 알루미늄과 같은 물질을 갖는 세라믹 기판에서는 전형적으로 14 내지 20%의 X-Y 수축이 있다. 따라서, 예비소결된 기부로 인해 소결시에 적층분해(delamination), 변형이 이루어질 것이다. 또한, 자유 기립 상태에서의 차폐를 통해 상기 시이트를 처리해야 한다.
미국 특허 제 5,368,667호는 두꺼운 유전 층과 금속-함유 층을 롤 적층기를 통해 압출시키므로써 1 내지 2밀 두께의 다층 커패시터를 제조하는 방법을 교지하고 있다. 이러한 방법은 피복 금속을 갖는 얇은 층을 사용할 때에 좋다. 그러나, 거의 모든 다층 세라믹 패키지에서는 전기 전도성을 위한 비아를 가져야 한다. 그러나, 상기 특허는 비아 충전(via filling), 집결시 얇은 시이트의 취급 문제점을 다루지 않고 있다.
미국 특허 제 5,480,503호는 패턴화된 전도층 위에 제거가능한 박리층(release layer)을 갖는 임시 운반 지지체 위에 얇은 그린 시이트를 박리가능하게 지지하고, 비아를 전도성 금속 페이스트로 충전시켜서 얇은 그린 시이트가 휨, 변형에 대해 지지되는 것을 교지하고 있다. 지지된 그린 시이트는 단층, 두층, 그의 집결물로서 형성되며 사용시에 임시 지지체로부터 분리된다. 제시된 임시 지지체는 유리판이다. 금속화 방법은 CVD형 도금법이고, 이 과정에서 그린 시이트 위에 제거불가능한 필름과 제거가능한 필름을 사용해야 한다. 본래 이들 필름은 온도, 압력 가공 도중에 그린 시이트를 변형시킬 것이다. 또한, 제거불가능한 필름은 모든 그린 시이트 단층에 잔류하여 소결시에 적층 분해, 밀도차를 발생시킨다. 이는 매우 복잡하고 비용이 많이 드는 과정이다.
본 발명의 구조물 및 방법은 다층 세라믹 패키지의 제조시에 매우 얇은 그린 시이트 및/또는 고 밀집된 금속화 패턴을 갖는 그린 시이트의 차폐, 집결, 취급을 가능하게 한다. 바람직한 실시양태에서, 천공된 얇은 그린 시이트는 천공, 차폐된 두꺼운 그린 시이트에 부착되고 결합되어서, 차폐시에 뛰어난 안정성을 제공하고 집결시에 우수하게 취급, 정렬될 수 있는 하부 구조물(sub-structure)을 형성한다. 그린 시이트는 전기 전도성 부위(feature)를 내부에(예: 관통구) 또는 그 위에(예: 라인, 덮개) 가질 수 있다.
선행 기술의 문제점 및 결함을 염두에 둘 때, 본 발명의 한가지 목적은 축전층으로서 다층 세라믹 패키지 내에 하부 구조물을 포함하거나 또는 미세 라인 패턴화 전도성 금속 층을 갖는 금속화된 얇은 그린 시이트를 제조하기 위한 신규한 방법 및 구조물을 제공하는 것이다.
본 발명의 다른 목적은 다층 세라믹 패키지에 다수의 얇은 층을 확보하는 구조물 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 다층 세라믹 패키지 내에 보다 높은 정전용량을 확보하는 구조물 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 다층 세라믹 패키지 내에 얇은 그린 시이트를 사용하는 미세 라인 패턴을 위한 구조물 및 방법을 갖는 것이다.
본 발명의 또 다른 목적은 불리하게 변형됨 없이 얇은 그린 시이트를 금속화시키는 구조물 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 다층 세라믹 패키지에 사용되는 얇은 그린 시이트를 취급할 수 있게 하는 구조물 및 방법을 갖는 것이다.
본 발명의 또 다른 목적은 예측가능하고 반복 가능한 다층 세라믹 패키지를 제조하는 구조물 및 방법을 갖는 것이다.
본 발명의 또 다른 목적은 하부 구조물을 제조하기 위해 여러 집결된 그린 시이트를 적층시키는 것이다.
본 발명의 다른 목적, 목표, 이점은 명세서로부터 부분적으로 명확해지고 부분적으로 명백해질 것이다.
도 1은 관통구(via hole)를 갖는 얇은 그린 시이트(green sheet)를 나타낸다.
도 2는 천공되어 금속화된 두꺼운 그린 시이트를 나타낸다.
도 3은 도 2에 도시된 두꺼운 그린 시이트에 고정된 도 1의 얇은 그린 시이트를 나타낸 것이다.
도 4는 도 3에 도시된 구조물의 금속화를 나타낸다.
도 5는 도 1에 도시된 얇은 그린 시이트의 다른 하나의 층이 도 4에 도시된 구조물에 고정되는 다른 실시양태를 나타낸다.
도 6은 도 5에 도시된 구조물의 얇은 그린 시이트의 금속화를 나타낸다.
도 7은 다층 세라믹 패키지를 형성하는데 사용되는 도 6의 구조물을 보여주는 본 발명의 다른 양태를 나타낸다.
따라서, 한 요지에서 본 발명은 (a) 두꺼운 세라믹 그린 시이트 위에 하나이상의 전기 전도성 부위를 형성시키는 단계; (b) 하나 이상의 관통구를 갖는 하나 이상의 얇은 세라믹 그린 시이트를 제공하는 단계; (c) 두꺼운 세라믹 그린 시이트 위에 얇은 세라믹 그린 시이트를 정렬시켜서 배치시키는 단계; (d) 하나 이상의 얇은 세라믹 그린 시이트를 두꺼운 세라믹 그린 시이트에 부착시켜 결합시킴으로써 다중 밀도의 세라믹 기판을 제조하는 단계를 포함하는, 다중 밀도의 세라믹 기판의 제조방법을 포함한다.
본 발명은 다른 요지에서 하나 이상의 두꺼운 세라믹 그린 시이트와 긴밀하게 접촉하는 하나 이상의 관통구를 갖는 하나 이상의 얇은 세라믹 그린 시이트를 포함하는 다중 밀도의 세라믹 기판을 포함하고, 이때 하나 이상의 전기전도성 부위는 얇은 세라믹 그린 시이트와 두꺼운 세라믹 그린 시이트 사이에 끼워져서 다중 밀도의 세라믹 기판을 형성한다.
본 발명의 부위는 신규한 것이며, 본 발명의 특징적인 구성요소는 첨부된 청구항에서 구체적으로 설정된다. 도면은 단지 설명을 목적으로 한 것이며, 비율에 따라 그린 것은 아니다. 또한, 도면에서 유사한 번호는 유사한 부위를 나타낸다. 그러나, 구성 및 작동방법 둘 다는 첨부된 도면과 관련된 상세한 설명을 참조하므로써 가장 잘 이해될 것이다.
본 발명의 구조물과 방법으로 얇은 세라믹 층을 취급, 차폐, 집결시킬 수 있다. 이들 얇은 세라믹 층은 각종 목적, 예컨대 MLC 패키지에서 커패시터 구조물 또는 미세 라인 패턴의 구조물을 위한 반도체 산업에서 사용된다. 기본적으로, 본 발명은 천공, 차폐된 보다 두꺼운 세라믹 그린 시이트가 천공된 보다 얇은 세라믹그린 시이트 층의 기부 또는 영구 지지체로서 사용되는 신규한 구조물과 방법에 관한 것이다. 또한, 보다 두꺼운 영구 세라믹 기부는 보다 얇은 세라믹 시이트가 전도성 페이스트로 차폐된후 건조될 때에 수축, 변형의 억제물로서 작용한다. 게다가, 보다 두꺼운 그린 시이트 기부 위의 보다 얇은 그린 시이트는 예컨대 집결시에 전체적으로 제거되는 취급 문제점을 갖는다.
도 1은 하나 이상의 관통구(11)를 갖는 얇은 세라믹 그린 시이트(10)를 나타낸다.
그린 시이트의 얇기는 상대적인 측정치이며, 기계적 천공 또는 레이저 구멍 형성 또는 매우 강한 화학 기법(예: 광-가공)과 같은 관통구 제조법을 통해 처리할 수 있다.
도 2는 천공, 차폐된 관통구(13)를 갖는 보다 두꺼운 세라믹 그린 시이트(12)를 보여준다. 세라믹 그린 시이트(12)에 관통구를 천공시키고, 상기 관통구를 금속성 또는 복합성 물질(13)로 충전시키는 것이 당해 기술 분야에 충분히 공지되어 있다. 전형적으로, 전기 전도성 페이스트가 관통구(13)내로 차폐되고 그린 시이트(12)는 적절한 패턴(14,15)으로 금속처리된다. 이 패턴(14,15)은 전기 전도성 라인 또는 덮개(14,15)일 수 있다.
그린 시이트의 두꺼움 역시 상대적인 측정치이고, 디자인이 허용할 수 있는 정도로, 또한 주조하여 휴대화할 수 있는 정도로 두꺼운 것을 의미한다. 보다 두꺼운 시이트이기 때문에, 임의의 불리한 패턴 변형, 반지름 오차를 갖지 않으면서 통상적인 기술로 상기 층을 천공, 차폐시킬 수 있다. 일반적으로, 약 1.2밀보다많이 차이나는 반지름 오차는 좋지 않은 것으로 간주된다.
도 3은 도 1의 얇은 그린 시이트(10)를 도 2에 도시된 바와 같은 보다 두꺼운 그린 시이트(12)에 고정시킨 본 발명의 바람직한 실시양태를 나타낸다. 천공된 얇은 그린 시이트(10)는 결합 또는 부착에 의해 천공, 차폐된 보다 두꺼운 세라믹 그린 시이트(12)에 고정될 수 있다. 관통구(11)는 부착되거나 결합된 얇은 세라믹 그린 시이트(10)에 있는 천공되었으나 충전되지 않은 관통구이다. 보다 두꺼운 시이트(12)내의 차폐된 부위(14,15)는 도 2에 도시된 바와 같이 시이트(12)의 표면 위에 위치하거나, 또는 도 3에 도시된 바와 같이 시이트(12)에 부분적으로 또는 전체적으로 함침되어 있을 수 있다.
보다 얇은 그린 시이트(10)의 보다 두꺼운 그린 시이트(12)에의 결합 및/또는 부착은 다양한 공정, 예컨대 적층 공정에 의해 이루어질 수 있다. 사용되는 결합 및/또는 부착 공정이 보다 두꺼운 시이트(12) 위에 있는 부위(14,15)를 변형시키지 않아야 하는 것이 중요하다. 800psi 미만의 적층 압력, 90℃ 미만의 온도가 결합 및/또는 부착 조작시에 적합한 것으로 알려졌다.
결합/부착 공정후에, 다중 매질 또는 다중 밀도의 하부 구조물(20)은 하나 이상의 얇은 세라믹 층(10) 및 하나 이상의 두꺼운 세라믹 층(12)으로 이루어진다. 다중 밀도의 구조물(20)은 단일 그린 시이트 층(20)의 외관을 가지며 이러한 양태를 나타낸다. 하부 구조물(20)은 한 표면으로부터 시작해서 완전히 통해있지 않은 관통구(11)를 갖는다. 또한, 금속처리된 비아(14)는 차폐된 비아(13), 비차폐된 관통구(11)로 매우 잘 정렬되어서 상부로부터 하부까지 정렬될 수 있다. 본 발명의 이러한 독특한 구조물은 얇은 세라믹 시이트(10)를 하부 구조물(20)로서 취급할 수 있게 한다. 또한, 하부 구조물(20)은 부위(13,14,15)를 형성하는데 그린 시이트(10,12), 차폐된 페이스트 이외에 다른 물질을 갖지 않으므로 최소한의 가공 비용만을 필요로 하고 최고의 수율을 제공한다.
도 4는, 도 3에 도시된 차폐된 하부 구조물(20)의 금속처리를 나타낸다. 여기서 하부 구조물(20)은 전기 전도성 금속 또는 복합 페이스트로 차폐되어, 얇은 세라믹 시이트(10) 위에 부위(23,25)를 형성한다. 부위(23)는 관통구(11)에 형성된 비아(23)인 반면, 부위(25)는 덮개 또는 라인(25)과 같은 패턴(25)일 수 있다. 본 발명의 구조물(30)은 얇은 그린 시이트 층(10)에 있는 부위(23,25)를 나타내며, 이들은 두꺼운 그린 시이트(12)상에서 비아(13)와 패턴(14)을 전기적으로 접속시킨다.
도 5는 도 4에 도시된 바와 같은 구조물(30)이 도 1에 도시된 바와 같은 얇은 그린 시이트(10)의 다른 층에 고정되어 구조물(40)을 형성한 본 발명의 다른 실시양태를 나타낸다. 기본적으로, 도 1 내지 4에 기재된 바와 같이 얻어진 차폐된 구조물(30)은 부착/결합 등에 의해 도 1에 도시된 바와 같은 천공된 얇은 세라믹 층(10)에 고정된다.
도 6은 구조물(50)을 형성하는, 도 5에 도시된 바와 같은 구조물(40)의 금속처리를 나타낸다. 관통구(11)는 전기 전도성 물질(33)로 충전되어서, 이 물질(33)은 이전의 얇은 세라믹 층(10)의 비아(23)와 직접 접촉하게 된다. 또한, 금속처리된 부분(35)은 새로운 얇은 그린 시이트(10)의 관통부(10)와 직접 접촉된다. 이러한 다중 밀도의 구조물(50)은 세라믹 물질(50)로 추가로 가공될 수 있다.
최종 MLC 적층체를 제작하는데 필요한 수 만큼의 얇은 그린 시이트(10)를 사용하여 다양한 하부 구조물을 제작할 수 있다. 도 6에서 명확히 알 수 있듯이, 하부 구조물(50)은 두꺼운 그린 시이트(12) 1개와 얇은 그린 시이트(10) 2개를 가지며, 이 구조물(50)은 차폐, 집결을 통한 처리에 대한 강도를 갖는다. 또한, 얇은 시이트(10)내의 차폐된 부위의 치수 안정성은, 독립한 얇은 시이트(10)로서 차폐될 때와 비교하여 하부 구조물로서 차폐될 때에 훨씬 우수할 것이다.
도 7은 다층 다중 밀도의 세라믹 패키지(60)를 형성하는데 사용되는, 도 6의 구조물을 나타내는 본 발명의 다른 실시양태를 나타낸다. 패키지(60)는 예컨대 2개의 하부 구조물(50)을 결합시켜, 하나 이상의 두꺼운 세라믹 층(12)과 하나 이상의 얇은 세라믹 층(10)으로 이루어진 세라믹 패키지(60)를 생성시키므로써 형성될 수 있다. 2개의 하부 구조물(50)은 서로에 부착/결합될 수 있으며, 또한 여러 얇은 세라믹 그린 시이트(10)를 포함할 수 있다.
그린 시이트는 예를 들어 덮개, 라인, 관통구와 같은 하나 이상의 전기 전도성 부위를 가질 수 있다. 이들 부위는 하나 이상의 전기 전도성 물질로부터 제조될 수 있다.
본 발명에서 사용되는 전기 전도성 물질은 바람직하게는 예를 들어 구리, 몰리브덴, 니켈, 텅스텐, 유리 용융물을 함유한 금속, 유리 가루를 함유한 금속을 포함하는 군으로부터 선택된다.
세라믹 그린 시이트에 사용되는 물질은 바람직하게는 예를 들어 알루미나,유리 용융물을 함유한 알루미나, 보로실리케이트 유리, 질화 알루미늄, 유리 세라믹을 포함하는 군으로부터 선택된다.
부착 및/또는 결합은 화학적 환경에서 이루어질 수 있으며, 이때 화합물은 바람직하게는 예를 들어 물, 메탄올, 메틸이소부틸 케톤, 이소프로필 알코올, 알루미나, 질화 알루미늄, 보로실리케이트, 유리 세라믹, 구리, 몰리브덴, 텅스텐, 니켈을 포함하는 군으로부터 선택된다.
본 발명의 다른 이점은 패키지에 있는 고 밀집된 관통부, 패턴을 천공시키고 차폐시키고 집결시킬 수 있는 것이다. 관통부, 패턴의 금속 밀도가 그린 시이트(두꺼운 또는 얇은 그린 시이트)에서 증가할수록, 자유 기립체로서 그린 시이트를 취급할 때에 부위의 반지름 오차 또한 증가한다. 이러한 경우, 도 1 내지 7에 기재되어 예시된 것과 동일한 공정 또는 유사한 공정을 이용할 수 있다. 기본적으로, 밀집된 패턴은 자유 기립 세라믹 그린 시이트 위에서보다는 세라믹 하부 구조물 위에서 차폐된다. 자유 기립 그린 시이트가 차폐될 때보다 하부 구조물이 유사하게 가공될 때에 수축, 변형이 훨씬 적음을 발견하였다. 또한, 하부 구조물은 일반적인 그린 시이트 물질, 기존의 전기 전도성 금속/복합 페이스트를 사용하여 제작된다.
실시예
하기 실시예는 본 발명을 추가로 예시하기 위한 것이며, 어떠한 방식으로든지 본 발명의 범주를 제한하려는 것은 아니다.
실시예 1
본 발명의 방법을 이용하여 약 0.8 내지 약 6.0밀의 다양한 두께를 갖는 얇은 그린 시이트(10)를 함유하는 다층 세라믹 하부 구조물의 여러 샘플을 약 6 내지 약 20밀의 다양한 두께를 갖는 두꺼운 세라믹 그린 시이트(12)상에 제작하여 도 3에 도시된 바와 같은 구조물(20)을 얻었다. 세라믹 그린 시이트(10,12)에 사용되는 물질은 알루미나, 유리 및 세라믹을 포함한다. 반면에, 전기 전도성 물질은 몰리브덴, 구리 및 다른 공지된 복합물을 포함한다. 하부 구조물(20)은 약 800psi 이하의 다양한 압력 및 약 90℃ 이하의 온도에서 제작하였다. 모든 경우에, 하부 구조물의 반지름 오차를 측정하였다. 반지름 오차는 약 1.2밀 미만으로 측정되었으며, 이는 우수한 층 대 층 접촉 및 정렬을 나타내었다.
실시예 2
약 0.8 내지 약 3.0밀의 두께를 갖는 단일의 얇은 세라믹 그린 시이트(10) 여러 개를 독립한 시이트(10)로서 천공시키고 차폐시켰다. 그린 시이트(10)에 사용되는 물질은 알루미나, 유리 세라믹을 포함하고, 금속 페이스트와 같은 전기 전도성 물질은 몰리브덴, 구리, 다른 복합물을 포함한다. 모든 경우에, 독립한 차폐된 얇은 세라믹 층(10)의 반지름 오차를 측정하였다. 모든 경우에서 측정된 반지름 오차는 약 1.2밀 내지 약 15.0밀이었다. 또한, 독립한 차폐된 얇은 층(10)은 모두 주름져서 사용 불가능함을 유념해야 한다.
실시예 3
본 발명의 방법과 도 3의 구조물을 이용하여 약 0.8 내지 약 6.0밀의 다양한 두께를 갖는 얇은 세라믹 그린 시이트(10)를 함유하는 다층 세라믹 하부 구조물의여러 샘플을 약 3 내지 약 7밀 피치의 배선 밀도를 갖도록 약 6 내지 약 8밀의 다양한 두께를 갖는 두꺼운 그린 시이트(12) 위에 제작하였다. 세라믹 그린 시이트(10,12)에 사용되는 물질은 알루미나, 유리 세라믹을 포함한다. 전기 전도성 물질은 몰리브덴, 구리, 복합물을 포함한다. 하부 구조물은 약 800psi 이하의 다양한 압력에서 약 90℃ 이하의 온도로 제작되었다. 모든 경우에 하부 구조물의 반지름 오차를 측정하였다. 반지름 오차는 약 1.2밀 미만인 것으로 밝혀졌고, 이는 우수한 층 대 층 접촉 및 정렬을 의미한다.
실시예 4
약 0.8 내지 약 6밀의 두께, 약 7밀의 피치로 약 3밀의 부위의 배선 밀도를 갖는 여러 얇은 단일 그린 시이트(10)를 독립한 두꺼운 세라믹 시이트로서 천공, 차폐시켰다. 그린 시이트에 사용되는 물질은 알루미나, 유리 세라믹을 포함하고, 전기 전도성 금속 페이스트에 사용되는 물질은 몰리브덴, 구리, 복합물을 포함한다. 모든 경우에, 층의 반지름 오차를 측정하였다. 모든 경우에서 측정된 반지름 오차는 약 1.2 내지 약 25밀이었다.
본 발명은 특정한 바람직한 실시양태와 관련하여 구체적으로 기재되었으나, 전술된 설명으로부터 다수의 대안, 변경, 변형이 당해 기술의 숙련자에게 명백해질 것임이 분명하다. 따라서, 첨부된 청구항은 본 발명의 진정한 범주와 취지에 속하는 전술된 임의의 대안, 변경, 변형을 포함하는 것이 예상된다.
본 발명에 따르는 적층물 및 그의 제조방법을 이용하여, 온도, 압력 가공 도중에도 변형되지 않는 그린 시이트를 제공할 수 있다. 이러한 그린 시이트는 적층물의 적층 분해, 밀도차를 방지할 수 있다.

Claims (21)

  1. (a) 두꺼운 그린 시이트(green sheet) 위에 하나 이상의 전기 전도성 부위(feature)를 형성하는 단계;
    (b) 하나 이상의 미충전 관통구(via hole)를 갖는 하나 이상의 얇은 그린 시이트를 제공하는 단계;
    (c) 상기 두꺼운 그린 시이트 위에 상기 얇은 그린 시이트를 정렬시켜 배치시키는 단계;
    (d) 상기 하나 이상의 미충전 관통구를 갖는 하나 이상의 얇은 그린 시이트를 상기 두꺼운 그린 시이트에 부착시키고 결합시킴으로써 다중 밀도의 세라믹 기판을 제조하는 단계를 포함하는,
    다중 밀도의 하부 구조물의 제조방법.
  2. 제 1항에 있어서,
    하나 이상의 관통구를 구리, 몰리브덴, 니켈, 텅스텐, 유리 용융물(frit)을 함유한 금속, 유리 가루(grit)를 함유한 금속으로 이루어진 군으로부터 선택되는 하나 이상의 제 1 전기 전도성 물질로 충전시키는 방법.
  3. 제 2항에 있어서,
    구리, 몰리브덴, 니켈, 텅스텐, 유리 용융물을 함유한 금속, 유리 가루를 함유한금속으로 이루어진 군으로부터 선택되는 하나 이상의 제 2 전기 전도성 물질을 상기 얇은 그린 시이트의 표면 위에 형성시켜서, 제 2 전기 전도성 물질을 제 1 전기 전도성 물질과 직접 전기적으로 접속시키는 방법.
  4. 제 1항에 있어서,
    하나 이상의 얇은 그린 시이트에 사용되는 물질이 알루미나, 유리 용융물을 함유한 알루미나, 보로실리케이트 유리, 질화 알루미늄, 세라믹 및 유리 세라믹으로 이루어진 군으로부터 선택되는 방법.
  5. 제 1항에 있어서,
    하나 이상의 두꺼운 그린 시이트에 사용되는 물질이 알루미나, 유리 용융물을 함유한 알루미나, 보로실리케이트 유리, 질화 알루미늄, 세라믹 및 유리 세라믹으로 이루어진 군으로부터 선택되는 방법.
  6. 제 1항에 있어서,
    얇은 그린 시이트의 두께가 약 0.5 내지 약 6.0밀인 방법.
  7. 제 1항에 있어서,
    두꺼운 그린 시이트의 두께가 6밀 이상인 방법.
  8. 제 1항에 있어서,
    얇은 그린 시이트와 두꺼운 그린 시이트 사이의 부착, 결합이 열 수단, 기계적 수단 및 화학적 수단으로 이루어진 군으로부터 선택되는 수단을 이용하여 수행되는 방법.
  9. 제 1항에 있어서,
    (d) 단계동안 상기 부착, 결합을 약 90℃ 미만의 온도 및 약 800psi 미만의 압력에서 수행하는 방법.
  10. 제 1항에 있어서,
    (d) 단계동안 상기 부착, 결합을 화학적 환경에서 수행하고, 이때 상기 화학적 환경이 물, 메탄올, 메틸이소부틸 케톤, 이소프로필 알코올, 알루미나, 질화 알루미늄, 보로실리케이트, 유리 세라믹, 구리, 몰리브덴, 텅스텐 및 니켈로 이루어진 군으로부터 선택되는 방법.
  11. 제 1항에 있어서,
    상기 두꺼운 그린 시이트 위의 하나 이상의 전기 전도성 부위가 덮개, 라인, 비아(via)로 이루어진 군으로부터 선택되고, 전기 전도성 부위에 사용되는 하나 이상의 물질이 구리, 몰리브덴, 니켈, 텅스텐, 유리 용융물을 함유한 금속 및 유리 가루를 함유한 금속으로 이루어진 군으로부터 선택되는 방법.
  12. 하나 이상의 두꺼운 그린 시이트와 긴밀하게 접촉되는 하나 이상의 미충전 관통구를 갖는 하나 이상의 얇은 그린 시이트를 포함하고, 이때 하나 이상의 전기 전도성 부위가 얇은 그린 시이트와 두꺼운 그린 시이트 사이에 끼워짐으로써 다중 밀도의 하부 구조물이 형성되는, 다중 밀도의 하부 구조물.
  13. 제 12항에 있어서,
    하나 이상의 관통구가, 구리, 몰리브덴, 니켈, 텅스텐 및 유리 용융물을 함유한 금속, 유리 가루를 함유한 금속으로 이루어진 군으로부터 선택되는 하나 이상의 제 1 전기 전도성 물질로 충전되어 있는 다중 밀도의 하부 구조물.
  14. 제 13항에 있어서,
    구리, 몰리브덴, 니켈, 텅스텐, 유리 용융물을 함유한 금속 및 유리 가루를 함유한 금속으로 이루어진 군으로부터 선택되는 하나 이상의 제 2 전기 전도성 물질이 얇은 그린 시이트의 표면 위에 형성되어서, 제 2 전기 전도성 물질이 제 1 전기 전도성 물질과 직접 전기적으로 접속되는 다중 밀도의 하부구조물
  15. 제 12항에 있어서,
    하나 이상의 얇은 그린 시이트에 사용되는 물질이 알루미나, 유리 용융물을 함유한 알루미나, 보로실리케이트 유리, 질화 알루미늄 및 유리 세라믹으로 이루어진 군으로부터 선택되는 다중 밀도의 하부 구조물.
  16. 제 12항에 있어서,
    하나 이상의 두꺼운 그린 시이트에 사용되는 물질이 알루미나, 유리 용융물을 함유한 알루미나, 보로실리케이트 유리, 질화 알루미늄 및 유리 세라믹으로 이루어진 군으로부터 선택되는 다중 밀도의 하부 구조물.
  17. 제 12항에 있어서,
    얇은 그린 시이트의 두께가 약 0.5 내지 약 6.0밀인 다중 밀도의 하부 구조물.
  18. 제 12항에 있어서,
    두꺼운 그린 시이트가 6밀 이상의 두께인 다중 밀도의 하부 구조물.
  19. 제 12항에 있어서,
    얇은 그린 시이트가 열 수단, 기계적 수단, 화학적 수단으로 이루어진 군으로부터 선택되는 수단에 의해 두꺼운 그린 시이트에 고정되는 다중 밀도의 하부 구조물.
  20. 제 12항에 있어서,
    상기 두꺼운 그린 시이트 위의 하나 이상의 전기 전도성 부위가 덮개, 라인 및 비아로 이루어진 군으로부터 선택되고, 상기 전기 전도성 부위에 사용되는 하나 이상의 물질이 구리, 몰리브덴, 니켈, 텅스텐, 유리 용융물을 함유한 금속, 유리 가루를 함유한 금속으로 이루어진 군으로부터 선택되는 다중 밀도의 하부 구조물.
  21. 제 12항에 있어서,
    상기 하부 구조물이 하나 이상의 세라믹 기판인 하부 구조물.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US20100065963A1 (en) 1995-05-26 2010-03-18 Formfactor, Inc. Method of wirebonding that utilizes a gas flow within a capillary from which a wire is played out
US6194053B1 (en) * 1998-02-26 2001-02-27 International Business Machines Corporation Apparatus and method fabricating buried and flat metal features
US6242075B1 (en) * 1998-11-20 2001-06-05 Hewlett-Packard Company Planar multilayer ceramic structures with near surface channels
US6245171B1 (en) 1998-11-23 2001-06-12 International Business Machines Corporation Multi-thickness, multi-layer green sheet lamination and method thereof
US6258192B1 (en) * 1999-02-10 2001-07-10 International Business Machines Corporation Multi-thickness, multi-layer green sheet processing
US6245185B1 (en) * 1999-07-15 2001-06-12 International Business Machines Corporation Method of making a multilayer ceramic product with thin layers
US7262611B2 (en) 2000-03-17 2007-08-28 Formfactor, Inc. Apparatuses and methods for planarizing a semiconductor contactor
US6607780B1 (en) * 2000-05-25 2003-08-19 International Business Machines Corporation Process of forming a ceramic structure using a support sheet
US6729019B2 (en) 2001-07-11 2004-05-04 Formfactor, Inc. Method of manufacturing a probe card
US6676784B2 (en) 2001-07-17 2004-01-13 International Business Machines Corporation Process for the manufacture of multilayer ceramic substrates
US7095602B1 (en) * 2005-06-29 2006-08-22 Murata Manufacturing Co., Ltd. Ceramic structure and nonreciprocal circuit device
US8206025B2 (en) 2007-08-07 2012-06-26 International Business Machines Corporation Microfluid mixer, methods of use and methods of manufacture thereof
JP2010103435A (ja) * 2008-10-27 2010-05-06 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP5693940B2 (ja) * 2010-12-13 2015-04-01 株式会社トクヤマ セラミックスビア基板、メタライズドセラミックスビア基板、これらの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089455A (en) * 1989-08-11 1992-02-18 Corning Incorporated Thin flexible sintered structures
US5176772A (en) * 1989-10-05 1993-01-05 Asahi Glass Company Ltd. Process for fabricating a multilayer ceramic circuit board
JP2763664B2 (ja) * 1990-07-25 1998-06-11 日本碍子株式会社 分布定数回路用配線基板
US5368667A (en) * 1993-01-29 1994-11-29 Alliedsignal Inc. Preparation of devices that include a thin ceramic layer
US5480503A (en) * 1993-12-30 1996-01-02 International Business Machines Corporation Process for producing circuitized layers and multilayer ceramic sub-laminates and composites thereof
US5601672A (en) * 1994-11-01 1997-02-11 International Business Machines Corporation Method for making ceramic substrates from thin and thick ceramic greensheets

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