KR100309525B1 - 보호회로를갖는반도체장치 - Google Patents

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가오루 나리타
요코 호리구치
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

보호 회로를 갖는 칩 상 리드(LOC) 반도체 장치 또는 리드 상 칩(COL) 반도체 장치. 비-연결 핀들은 비-연결 핀들의 인덕턴스를 감소시키고 서로 갖는 비-연결 핀들과 연결 핀들을 위한 보호 회로의 상이한 능력을 얻을 수 있도록 연결 핀들보다 짧게 형성된다. 비-연결 핀들을 위한 보호 회로의 시상수는 연결 핀들을 위한 보호 회로의 시상수보다 길게 형성된다. 더욱이, 연결 핀들에 대한 클램핑 능력은 연결 핀에 인접한 또다른 연결 핀에 대한 클램핑 능력보다 더 크게 형성된다.

Description

보호 회로를 갖는 반도체 장치
본 발명은 입력/출력으로써 또는 전압원으로써도 아닌 것으로 정의되는 비-연결 핀들을 갖는 반도체 집적회로에 관한 것이다.
일반적으로, 칩 상 리드(LOC) 반도체 장치 또는 리드 상 칩(COL) 반도체 장치는 전술한 비-연결 핀들뿐만아니라 입력회로, 출력회로에 연결 정의된 연결 핀들 및 전압원 회로로 제공된다. 그러한 비-연결 핀들은 게이트 어레이들의 경우에 특히 연결들을 자유롭게 선택할 수 있도록 필수 불가결하게 제공된다.
더욱이, LOC 또는 COL 반도체 장치들은 도선 본딩(wire bonding)을 위한 연결핀들 및 비-연결 핀들로 구성된 리드 프레임(lead frame)상에 지지된다. 따라서, 연결 핀들 및 비-연결핀들은 반도체 칩의 지지를 위한 위치들로 신장한다.
그러므로, 비-연결 핀들은 전술한 리드 프레임을 사용함으로써 패키지되는 반도체 장치에서 서로 연결핀들에 인접하며, 그점에서 비-연결 핀들은 리드들과 연결되며 내부회로와 전기적으로 연결되지 않은 절연막을 통하여 반도체 칩 상부 또는 하부로 신장하고, 한편 비-연결핀들은 리드와 접착된 금속 도선들에 의해 전기적으로 내부회로와 연결된다.
만일 비정상적인 고 전압이 안정된 전기에 의해 비-연결핀들에 공급된다면, 반도체 칩내의 절연막은 리드를 통한 방전에 의해 정전 항복을 겪게 된다.
비-연결 핀들내에서 정전 항복을 방지하기 위한 반도체 집적회로가 일본 특허 소61-180470(A)호(1986)(참조 1)에서 나타나 있으며, 여기서 서어지(surge) 전압 방전 회로는 비-연결 핀들과 연결된 리드에 연결된다.
또한 비-연결 핀들내에서 정전 항복을 방지하기 위한 반도체 집적회로가 일본 특허 평2-119171(A)호(1990)(참조 2)에도 역시 나타나 있으며, 여기서 다이오드를 포함하는 보호 수단들은 연결 라인 패턴에 연결된다.
더욱이, 고 전압이 비-연결 핀들에 인접하는 연결 핀들에 인가될 때, 리드 프레임과 본딩 도선들과의 상호 인덕턴스에 의해 유도된 고 전압에 의해 야기되는 비-연결 핀들내에서의 정전 항복을 방지하기 위한 보호 다이오드 회로를 갖는 마스터 슬라이스 반도체 집적회로가 일본 특허 평6-120426(A)호(1994)(참조 3)에서 나타나 있다.
이에 반하여, 도선 본딩동안 반도체 칩을 지지할 수 없는 리드 프레임이 일본 특허 소63-3463(B2)호(1988)(참조 4)에 나타나 있으며, 여기서 비-연결 리드들의 에지(edge)는 연결 리드들보다 칩으로부터 더욱 멀리 떨어져 있다. 그러한 리드 프레임은 에지 위치들 사이의 공간들이 넓기 때문에 리드 프레임과 반도체 칩을 위치시키는데 약간의 마아진(margin)을 줄 수 있다.
전술한 바와 같이, 비-연결 핀들은 상기 참조들(1,2 및 3)에 나타난 것처럼 정전 방전에 의해 비-연결 핀들의 정전 항복을 방지하는 보호 회로들과 전기적으로 연결되어 있다. 그러나, 비록 비-연결 핀들의 항복이 방지될 지라도, 비-연결핀들에 인접하는 연결 핀들상에서 상기 효과에 대한 어떠한 고려도 있을 수 없다.
더욱이, 참조(4)가 리드들이 도선 본딩동안 칩을 지지하지 못하며 리드 에지들이 칩에 연결되지 않는 리드 프레임을 나타낸다 할 지라도, 참조(4)는 리드 에지들이 하나의 칩상에 연결된 LOC 또는 COL 반도체 장치 경우에서 일어나는 어떠한 문제도 지적하지 못한다.
본 발명의 발명자들에 의한 실험에 따르면, 십중팔구 LOC 또는 COL 반도체 장치들내에서 연결 핀들의 리드들과 비-연결 핀들의 리드들의 인덕턴스들에 기인하는 상호 인덕턴스들 때문에 약간의 전압들이 고 정전 전압들로 인가되는 비-연결 핀들에 인접한 연결 핀들에서 유도되는 것이 확인되었다. 비-연결 핀들이 길기 때문에 비-연결 핀들에 의한 인덕턴스는 무시될 수 없다.
더욱이, 연결 핀상에서 유도된 전압은 비-연결 핀에 인가된 정전 전압의 상승에서 매우 높으며 그 후 빠르게 쇠퇴된다는 것을 알 수 있었으며, 이 현상은 비-연결 핀들에서 뿐만아니라 연결 핀들과 연결된 내부회로 예를들면 MOSFET의 게이트의 절연막에서도 역시 항복으로 귀착된다.
연결 핀내에 유도된 기전력은 비-연결 핀에 인가된 정전 전압과 상이하게 이동한다. 그러므로, 다른 보호 회로가 비-연결 핀 및 연결 핀에 대해 필요로 된다. 더욱이, 비-연결 핀에 인가된 정전 전압은 인접하는 연결 핀들 뿐만아니라 연결 핀들 반대편에 위치된 다른 핀들에도 역시 영향을 미치는 것을 알 수 있었다.
그러므로, 본 발명의 목적은 반도체 장치, 특히 비-연결 핀이 정전 항복에 대해 보호되며 게다가 상기 연결 핀들과 연결된 내부회로가 비-연결 핀들과 그 인접한 연결 핀들 사이에 상호 인덕턴스의 존재에 기인한 정전 항복에 대해 보호되는 LOC 또는 COL 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은 비-연결 핀들에 인가된 정전 전압의 상승에서 전압의 상승을 제어함으로써 상호 인덕턴스의 효과가 억제되는 반도체 장치를 제공하는 것이다.
본 발명의 더욱 다른 목적은 비-연결 핀들과 연결 핀들에 기인한 상호 인덕턴스를 감소시킴으로써 연결핀상의 상기 효과가 억제되는 반도체 장치를 제공하는 것이다.
본 발명의 더욱 다른 목적은 비-연결 핀에 인접하는 연결 핀의 보호 회로의 클램핑 능력을 증가시킴으로써 비-연결 핀에 인간된 정전 전압에 의한 효과과 억제되는 반도체 장치를 제공하는 것이다.
본 발명의 더욱더 다른 목적은 비-연결 핀에 인접하는 복수개의 연결 핀들상의 상기 효과가 억제되는 반도체 장치를 제공하는 것이다.
본 발명에 대응하여, 비-연결 핀과 연결된 제 1 보호 회로와 연결 핀과 연결된 제 2 보호 회로로 구성되며, 상기 제 1 보호 회로의 특성이 상기 제 2 보호 회로의 특성과 상이하며, 비정상 전압이 상기 비-연결 핀에 인가될 때 그 비-연결 핀에 인접하는 연결 핀과 연결된 내부회로가 보호되는 반도체 장치를 제공하는 것이 있다.
본 발명의 반도체 장치는 비정상적인 고 전압이 비-연결 핀들에 인가될 때 상호 인덕턴스의 존재에 기인하는 제 2 보호 회로의 전압 상승을 억제한다. 오히려, 제 2 보호 수단들의 클램핑 능력은 제 1 보호 수단들보다 더 높게 만들어진다.
더욱이, 본 발명의 반도체 장치는 감소된 상호 인덕턴스를 갖는 칩 상 리드(LOC) 반도체 장치 또는 리드 상 칩(COL) 반도체 장치일 것이며, 여기서 상기 비-연결 핀들을 위한 재료들은 상기 연결 핀들을 위한 재료들과는 다르다.
더욱이, 본 발명의 반도체 장치는 비-연결 핀, 상기 비-연결 핀에 인접하는 연결 핀, 및 상기 연결 핀에 인접하는 또다른 연결 핀을 구성하는 칩 상 리드(LOC) 반도체 장치 또는 리드 상 칩(COL) 반도체 장치이다 : 여기서 연결 핀과 연결된 보호 회로의 특성은 또다른 연결 핀과 연결된 또다른 보호 회로의 특성과 다르며, 따라서 비정상 전압이 비-연결 핀에 인가될 때 연결 핀과 연결된 내부회로는 정전 항복에 대해 보호된다.
전술한 바와 같은 본 발명에 따르면, 내부회로상 비-연결 핀에 의해 유도되는 기전력의 효과는 비-연결 핀들 및 연결 핀들을 갖는 LOC 반도체 장치내에서 억제된다.
도 1은 본 발명의 반도체 장치의 비-연결 핀들의 배열 평면도.
도 2는 상기 비-연결 핀들의 다른 배열의 평면도.
도 3은 본 발명의 또다른 실시예에서의 반도체 장치의 블록도.
도 4는 본 발명의 더욱 다른 실시예에서의 반도체 장치의 블록도.
도 5a는 본 발명의 더욱 다른 실시예에서의 반도체 장치의 회로도.
도 5b는 도 5a에 보인 클램핑 회로의 회로도.
도 6은 케스케이드(cascade)의 클램핑 회로들을 갖는 본 발명의 더욱 다른 실시예에서의 반도체 장치의 블록도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 칩 11 : 본딩 패드
12a : 비-연결 핀(리드) 12b : 연결 핀
L1,L2 : 인덕턴스 16 : 제 1 보호 회로
17 : 제 2 보호 회로 172 : 제 1 클램핑 회로
173 : 제 2 클램핑 회로
도면을 참조하여, 본 발명의 적절한 실시예들이 설명된다.
도 1에서 보인 바와 같은 본 발명의 실시예에 따른 LOC 반도체 장치는 반도체 칩(10), 상기 반도체 칩(10)상에 복수개의 본딩 패드들(22개의 패드들이 예로 도시된다)(11), 복수개의 핀들 또는 리드(12)(22개의 리드들이 예로 도시된다)를 구성한다. 반도체 칩(10)상에 배열된 본딩 패드들(11)중 4개의 패드들(11a)은 어떠한 리드(12)와도 전기적으로 연결되지 않은 옵션들과 본딩되며, 그런데 한편 복수개의 리드들(12)중 4개의 리드들(12a)은 어떠한 본딩 패드들(11)과도 연결되지 않는다. 그 나머지 18개의 리드들은 연결 핀들(12b)이다.
도 1에 도시된 바와 같이, 비-연결 핀들(12a)은 어느 본딩 옵션들(11a)과도 전기적으로 연결되지 않으며, 한편 연결 핀들(12b)은 본딩 패드들(11)과 전기적으로 연결된다. 비-연결 핀들(리드)(12a) 및 연결 핀들(12b)은 반도체 칩(10)과 함께 수지 패키지내에서 실링된다.
도 1에 도시된 바와 같이, 비-연결 핀들(12a)은 다른 연결 핀들(12b)와 비교하여 극히 짧다. 따라서, 비-연결 핀들(12b)에 의한 인덕턴스는 다른 연결 핀(12b)에 의한 인덕턴스보다 작다. 그러므로, 고 정전 전압이 비-연결 핀들(12a)에 인가될 때 조차도, 연결 핀들(12b)상에서 유도된 기전력이 사실상 무시되기 때문에, 어떠한 고 정전 전압이 비-연결 핀들(12a)에 인가된다하더라도 연결 핀들(12b)과 연결된 내부회로(도 1에 도시되어 있지 않음)는 항복에 견디지 못한다.
도 2에 도시된 바와 같은 비-연결 핀들(12b)의 다른 배열은 도 1에 도시된 바와 같은 반도체 장치의 변화이다. 도 1에서 가장 낮은 위치에 있는 두 개의 연결 핀들(12b)은 유저(user)들에 의해 필요로되는 다양한 연결들에 따르도록 본딩 옵션(11a)의 부근으로 신장하는 브랜치(branch) 부분들을 갖는다.
다른 핀들상의 비-연결 핀들(12a)에 인가된 고 전압의 효과는 도 1 및 도 2에서 비-연결 핀들(12a) 및 연결 핀들(12b)의 인덕턴스들을 크게 변화시킴으로써 방지될 수 있다.
도 3에 도시된 바와 같은 본 발명의 또다른 실시예에서의 반도체 장치는 비-연결 핀(12a) 및 연결 핀(12b)을 구성하며, 그들 모두의 에지는 반도체 칩상에 신장되고 본딩된다. 따라서, 비-연결 핀(12a) 및 연결 핀(12b)은 도 3에 도시된 바와 같이 각각 인덕턴스(L1 및 L2)를 갖는다. 더욱이, 비-연결 핀(12a)은 제 1 보호 회로(16)에 연결되고, 한편 연결 핀(12b)은 제 2 보호 회로(17)를 통하여 내부회로와 연결된다.
제 1 보호 회로(16)는 캐패시터(161), 저항(resistor)(162), 및 클램핑 요소로서의 다이오드(163)를 구성하며, 한편 제 2 보호 회로(17)는 저항(174), 저항(174)의 각 끝에 각각 연결된 제 1 클램핑 회로(172) 및 제 2 클램핑 회로(173)를 구성한다. 제 1 클램핑 회로(172) 및 제 2 클램핑 회로(173)는 통상적으로 다이오드들, 바이폴라 소자들, 또는 MOS 트랜지스터들로 구성된다.
캐패시터(171)는 기생 캐패시터를 나타낸다.
여기서, 다이오드(163)의 클램핑 능력은 클램핑 회로(172 및 173)의 클램핑 능력보다 작게 만들어지며 그것에 의해서 연결 핀(12b)상의 비-연결 핀(12a)에 의해 유도된 기전력이 감소된다. 더욱이, 저항(162)의 저항 성분은 저항(174)의 저항 성분보다 크고, 그것에 의해 비-연결 핀(12a)내에 흐르는 전류의 유도 시간이 감소된다.
도 4에 도시된 바와 같은 본 발명의 더욱 다른 실시예에서의 반도체 장치는 비-연결 핀들(12a) 및 연결 핀들(12b 및 12c)을 구성한다. 각 연결 핀들(12b 및 12c)은 각각 특별한 인덕턴스를 가진다.
오히려, 캐패시터(C3)의 캐패시턴스는 캐패시터(C1)의 캐패시턴스보다 크게 형성되며 캐패시터(C2)의 캐패시턴스보다는 작게 형성된다. 여기서, 캐패시터들(C1, C2 및 C3)은 기생 캐패시터들을 나타낸다.
도 4에 도시된 바와 같은 반도체 장치에서는, 캐패시터(C2)내의 충전 및 방전이 캐패시터(C3)내의 충전 및 방전에 비하여 느리게 형성된다. 그러므로, 연결 핀들(12b 및 12c)상의 비-연결 핀(12a)으로부터의 유도의 효과는 작게 된다.
그러므로, 캐패시터(C2)의 캐패시턴스는 캐패시터(C3)의 캐패시턴스와 다르게 형성되고 따라서 연결 핀들(12b 및 12c)상의 비-연결 핀(12a)에 의해 유도된 기전력이 감소된다.
도 5a에 도시된 바와 같은 본 발명의 더욱 다른 실시예에서의 반도체 장치는 비-연결 핀(12a) 및 연결 핀들(12b 및 12c)을 구성한다. 비-연결 핀(12a)의 끝은 등가회로의 관점에서 인덕턴스(L1) 및 캐패시턴스(C1)와 연결되며, 한편 연결 핀(12b)은 연결 핀에 인접한 다른 핀과 연결된 클램핑 능력보다 더 큰 클램핑 능력을 갖는 클램핑 회로(20)와 인덕턴스(L2)를 통하여 연결된다. 이러한 실시예에서, 비-연결 핀(12a)에 의해 유도된 기전력의 효과는 정전 방전에 대항하는 연결 핀(12b)의 저항 전압을 증가시킴으로써 감소된다.
도 5a에 도시된 바와 같은 클램핑 회로(20)는 횡형 NPN 바이폴라 트랜지스터(201), 각각 트랜지스터(201)의 에미터 및 콜렉터에 연결되는 저항들(202 및 203), 및 저항(203)과 연결되는 저항(204)을 구성한다. 여기서, 트랜지스터(201)의 클램핑 능력은 그 채널의 길이 및 폭에 의해 결정된다.
클램핑 능력은 클램핑 회로(20)내의 트랜지스터(201)의 채널 길이를 짧게하고 채널 폭을 넓힘으로써 향상된다. 그러한 채널의 길이 및 폭의 조절은 비-연결 핀(12a)에 인가된 정전 전압이 400 볼트(volts) 주위에 있을 때 조차도 비-연결 핀(12a)으로부터의 유도의 효과를 억제하는 것을 가능케 한다.
도 5b에 도시된 바와 같이, 제 2 클램핑 회로(20b) 및 제 3 클램핑 회로(20c)는 각각 제 2 횡형 바이폴라 트랜지스터(201b) 및 제 3 횡형 바이폴라 트랜지스터(201c)를 포함하며, 제 2 횡형 바이폴라 트랜지스터(201b)의 채널 폭은 제 3 횡형 바이폴라 트랜지스터(201c)의 채널 폭보다 더 크다.
유사하게, MOS 트랜지스터들은 전술한 횡형 바이폴라 트랜지스터들과 대체하여 사용될 수 있다.
도 6에 도시된 바와 같이 복수개의 클램핑 회로들(20)의 케스케이드 연결은 다이오드의 클램핑 능력을 더욱더 향상시키는데 사용된다.
도 6에 도시된 바와 같은 클램핑 회로(20)는 각각이 반도체 기판상에 불순물 확산 영역으로 형성되는 복수개의 다이오드로 구성한다. 상기 다이오드의 클램핑 능력은 PN 접합의 면적에 의존하며 그 면적을 확대시킴으로써 향상된다.
그 재료들은 상호 인덕턴스를 감소시키기 위하여 비-연결 핀(12a) 및 연결 핀(12b)에 사용된다.
비록 가장 최고의 모드 실시예에 대하여 본 발명이 기술되며 보여지고 있을지라도, 그 상세 및 형태에서의 전술한 그리고 다양한 다른 변화들, 생략, 및 부가들이 본 발명의 사상 및 범위로부터 벗어남이 없이 만드는 것이 본 기술분야에 숙련된 자들에 의해 이해될 수 있음은 당연하다.

Claims (17)

  1. 비-연결 핀에 연결되는 제 1 보호 회로 및, 연결 핀과 연결되는 제 2 보호 회로를 포함하며, 상기 제 1 보호 회로의 특성은 상기 제 2 보호 회로의 특성과 다르며, 비정상 전압이 상기 비-연결 핀에 인가될 때 상기 비-연결 핀에 인접한 상기 연결 핀에 연결되는 내부회로가 보호되는 반도체 장치.
  2. 제1항에 있어서, 상기 제 1 보호 회로는 상기 제 2 보호 회로의 전압 상승을 억제하는 반도체 장치.
  3. 제2항에 있어서, 상기 제 1 보호 회로는 상기 비-연결 핀과 연결 핀 사이의 상호 인덕턴스로 인한 상기 제 2 보호 회로의 전압 상승을 억제하는 반도체 장치.
  4. 제2항에 있어서, 상기 제 1 보호 회로는 상기 전압 상승을 억제하기 위하여 하나 이상의 저항들을 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 제 1 보호 회로는 제 1 클램핑 회로를 포함하며, 상기 제 2 보호 회로는 제 2 클램핑 회로를 포함하고, 상기 제 1 클램핑 회로의 클램핑 성능이 상기 제 2 클램핑 회로의 클램핑 성능보다 작은 반도체 장치.
  6. 제1항에 있어서, 상기 제 1 보호 회로는 제 1 저항을 포함하며, 상기 제 2 보호 회로는 제 2 저항을 포함하고, 상기 제 1 저항의 저항은 상기 제 2 저항의 저항보다 큰 반도체 장치.
  7. 제1항에 있어서, 상기 비-연결 핀들을 위한 재료들은 상기 연결 핀들을 위한 재료들과 상이한 반도체 장치.
  8. 제7항에 있어서, 상기 비-연결 핀들과 상기 연결 핀들 사이의 상호 인덕턴스가 감소되는 반도체 장치.
  9. 제1항에 있어서, 상기 비-연결 핀들에 연결된 리드들은 상기 연결 핀들에 연결된 리드들보다 짧은 반도체 장치.
  10. 제7항에 있어서, 상기 비-연결 핀들에 대한 상기 리드들을 위한 상기 재료의 내부 손실은 상기 연결 핀들에 대한 리드들을 위한 재료의 내부 손실과 상이한 반도체 장치.
  11. 비-연결 핀, 상기 비-연결 핀에 인접한 연결 핀 및, 상기 연결 핀에 인접한 다른 연결 핀을 포함하며, 상기 연결 핀에 연결된 보호 회로의 특성은 상기 다른 연결 핀에 연결된 다른 보호 회로의 특성과 상이하여, 비정상 전압이 상기 비-연결 핀에 인가될 때, 상기 연결 핀에 연결된 내부 회로가 정전 항복에 대해 보호되도록 하는 리드 상 칩(LOC) 반도체 장치 또는 칩 상 리드(COL) 반도체 장치.
  12. 제11항에 있어서, 상기 연결 핀의 캐패시턴스는 상기 다른 연결 핀의 캐패시턴스와 상이한 칩상 리드 또는 리드 상 칩 반도체 장치.
  13. 제11항에 있어서, 상기 연결 핀에 연결된 제 2 보호 회로의 클램핑 성능은 상기 다른 연결 핀에 연결된 제 3 보호 회로의 클램핑 성능보다 큰 칩 상 리드 또는 리드 상 칩 반도체 장치.
  14. 제13항에 있어서, 상기 제 2 보호 회로 및 상기 제 3 보호 회로는 각각 제 2 MOS 트랜지스터 및 제 3 MOS 트랜지스터를 포함하며, 상기 제 2 MOS 트랜지스터의 채널 폭은 상기 제 3 MOS 트랜지스터의 채널 폭보다 큰 칩 상 리드 또는 리드 상 칩 반도체 장치.
  15. 제13항에 있어서, 상기 제 2 보호 회로와 제 3 보호 회로는 각각 제 2 횡형 바이폴라 트랜지스터와 제 3 횡형 바이폴라 트랜지스터를 포함하며, 상기 제 2 횡형 바이폴라트랜지스터의 채널 폭은 상기 제 3 횡형 바이폴라 트랜지스터의 채널 폭보다 큰 칩 상 리드 또는 리드 상 칩 반도체 장치.
  16. 연결 핀들 및, 상기 연결 핀들에 인접한 비-연결 핀들을 포함하며, 상기 비-연결 핀들을 위한 리드들은 상기 연결 핀들을 위한 리드들보다 짧으며, 상기 비-연결 핀들을 위한 상기 리드들은 반도체 칩 외부에 위치하는 칩 상 리드 또는 리드 상 칩 반도체 장치.
  17. 제16항에 있어서, 상기 비-연결 핀들을 위한 상기 리드들의 길이는 상기 연결 핀들과 비-연결 핀들 사이의 상호 인덕턴스에 의해 유도된 상기 연결 핀들상의 기전력이 상기 연결 핀들에 연결된 회로들의 항복 전압들의 최소값보다 낮도록 하는 길이인 칩 상 리드 상 칩 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7324317B2 (en) * 2004-08-31 2008-01-29 Intel Corporation Control of breakdown voltage for microelectronic packaging

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120426A (ja) * 1992-10-02 1994-04-28 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH06140564A (ja) * 1992-10-29 1994-05-20 Hitachi Ltd 静電保護チップを具えた半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61180470A (ja) * 1985-02-05 1986-08-13 Fujitsu Ltd 半導体集積回路装置
JP2592238B2 (ja) * 1986-06-24 1997-03-19 セイコー電子工業株式会社 薄膜トランジスタの製造方法
JPH02119171A (ja) * 1988-10-28 1990-05-07 Hitachi Ltd 半導体集積回路装置
TW359023B (en) * 1996-04-20 1999-05-21 Winbond Electronics Corp Device for improvement of static discharge protection in ICs

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120426A (ja) * 1992-10-02 1994-04-28 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH06140564A (ja) * 1992-10-29 1994-05-20 Hitachi Ltd 静電保護チップを具えた半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200063432A (ko) 2018-11-28 2020-06-05 한국전력공사 직접활선용 자기융착 직선절연 슬리브커버 구조체

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