KR100301427B1 - 하드마스크를 갖는 반도체소자의 식각방법 - Google Patents
하드마스크를 갖는 반도체소자의 식각방법 Download PDFInfo
- Publication number
- KR100301427B1 KR100301427B1 KR1019990023589A KR19990023589A KR100301427B1 KR 100301427 B1 KR100301427 B1 KR 100301427B1 KR 1019990023589 A KR1019990023589 A KR 1019990023589A KR 19990023589 A KR19990023589 A KR 19990023589A KR 100301427 B1 KR100301427 B1 KR 100301427B1
- Authority
- KR
- South Korea
- Prior art keywords
- hard mask
- etching
- film
- semiconductor device
- insulating film
- Prior art date
Links
- 238000005530 etching Methods 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 22
- 230000003667 anti-reflective effect Effects 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 abstract description 21
- 229920000642 polymer Polymers 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 하드마스크를 갖는 반도체소자의 식각방법에 관한 것으로, 특히 이 방법은 반도체기판 상부에 게이트 절연막/ 도프트 폴리실리콘/ 티타늄실리사이드/ 비반사막/ 하드마스크용 절연막을 순차적으로 적층하고, 하드마스크용 절연막 상부에 반도체소자의 영역을 정의하기 위한 포토레지스트 패턴을 형성하고, 비반사막을 식각 정지막으로 삼아서 상기 패턴에 의해 드러난 하드마스크용 절연막만을 선택적으로 식각하고, 비반사막과 티타늄실리사이드층 및 폴리실리콘을 동일챔버에서 식각하여 반도체소자 패턴을 형성한 후에 포토레지스트 패턴을 제거한다. 이에 따라, 본 발명은 하드마스크와 비반사막을 동시에 선택식각하지 않고 분리해서 식각하므로써 하드마스크 아래 티타늄실리사이드의 상부면에서 발생하는 폴리머 생성을 최소화하여 정확한 반도체소자의 패턴을 확보할 수 있다.
Description
본 발명은 반도체소자의 제조 공정에 관한 것으로서, 특히 금속실리사이드층을 갖는 반도체소자의 포토레지스트 패턴에 대한 식각 선택비를 높이기 위해 사용되는 하드마스크의 식각 공정시 폴리머 발생을 최소화할 수 있는 하드마스크를 갖는 반도체소자의 식각방법에 관한 것이다.
반도체장치의 고집적화로 소자의 크기가 축소됨에 따라 전기저항이 낮은 전기 배선재료를 요구하고 있으며, 이에 반도체장치의 워드라인 또한 고융점 저저항의 금속 실라사이드막을 사용하여 배선의 저항특성을 낮추고 있다.
한편, 통상의 텅스텐실리사이드(WSix)보다 비저항(Rs)이 작은 티타늄실리사이드(TiSix)가 적용되고 있는 워드라인 또는 기타 디바이스의 패터닝 공정은 포토레지스트 패턴에 대한 식각 선택비를 보강하거나 상부 디바이스 형성에 필요한 물질을 삽입하는 목적으로 Si3N4이나 SiON 등의 산화/질화물질을 이용하여 하드마스크를 형성하고 있다. 또한, 상기 하드마스크 하부에는 포토레지스트의 미세한 정의를 위해서 비반사막을 추가 삽입하고 있다.
도 1a 내지 도 1b는 종래 기술에 의한 하드마스크를 갖는 반도체소자의 식각공정을 나타낸 단면도들이다. 여기서, 반도체소자의 식각 공정은 도프트 폴리실리콘/실리사이드층이 적층된 폴리사이드(polycide)구조의 워드라인 패터닝 공정을 예로 든다.
이를 참조하면, 도 1a에 도시된 바와 같이 반도체기판으로서 실리콘기판(10)에 STI(Shallow Trench Isolate) 공정을 실시하여 활성 영역과 분리영역을 정의하는 소자분리막(12)을 형성한 후에, 기판(10) 전면에 게이트 절연막(14)/ 도프트 폴리실리콘층(16)/ 티타늄 실리사이드층(18)/ 비반사막(20)/ 하드마스크용 절연막(22)을 순차적으로 적층한다. 그리고, 상기 하드마스크용 절연막(22) 상부면에 워드라인 영역을 정의하는 포토레지스트 패턴(24)을 형성한다. 여기서, 비반사막(20)은 SiON이며, 하드마스크용 절연막(22)은 산화막 또는 질화막으로 형성한다.
그 다음, 도 1b에 도시된 바와 같이 동일 챔버에서 상기 포토레지스트 패턴(24)에 맞추어 상기 하드마스크용 절연막(22) 및 비반사막(20)을 동시에 패터닝하여 하드마스크 패턴을 형성한다. 도면에 도시하지는 않았지만, 하드마스크 패턴을 이용하여 하부의 티타늄 실리사이드층(18)에서부터 게이트산화막(14)을 순차적으로 식각하여 반도체 소자의 워드라인을 형성하고 상기 포토레지스트 패턴(24)을 제거한다.
상기와 같은 종래의 워드라인 패터닝 방법 중에서 포토레지스트 패턴 하부에 있는 하드마스크용 절연막(22)과 비반사막(20)의 식각 방법은 동일한 챔버에서 상기 막들(22,20)의 식각 선택비를 이용하지 않고 동시에 상기 막들(22,20)을 식각한다.
이때, 토포로지 극복을 위해 비반사막(20)을 과도 식각할 경우 C-F계 CF4/O2/Ar 또는 CF4/CHF3/Ar 등의 식각 가스와 비반사막(20) 및 티타늄실리사이드(18)의 반응에 의해 하부의 티타늄실리사이드(18)의 계면에서는 기존의 텅스텐실리사이드의 경우와 다른 Ti-N-O가 포함된 폴리머(21)가 다량 발생된다.
이러한 비반사막(20) 패턴의 측면 부위에 생성된 폴리머(21)는 후속 티타늄실리사이드층(18)과 폴리실리콘층(16)의 계면에서 식각 마스크로 작용하여 정확한 패터닝을 수행하는데 어렵게 한다.
그러므로, 하드마스크 식각공정의 폴리머 발생은 워드라인 패터닝시 사이드월의 거칠기 불량과 경사진 프로파일을 유발하여 소자의 제조 수율을 저하시키는 주요 원인이 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 비반사막을 식각정지막으로 하고 하드마스크만을 선택 식각한 후에 티타늄실리사이드/폴리실리콘의 식각 챔버에서 비반사막을 식각하고, 인시튜로 나머지 티타늄실리사이드층/폴리실리콘층을 선택 식각함으로써 반도체소자의 패터닝시 하드마스크의 측면 부위에서 발생하는 폴리머 생성을 최소화하는 하드마스크를 갖는 반도체소자의 식각 방법을 제공하는데 있다.
도 1a 내지 도 1b는 종래기술에 의한 하드마스크를 갖는 반도체소자의 식각공정을 나타낸 단면도들,
도 2a 내지 도 2c는 본 발명에 따른 하드마스크를 갖는 반도체소자의 식각방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
100: 실리콘기판 102: 소자분리막
104: 게이트 절연막 106: 도프트 폴리실리콘층
108: 티타늄실리사이드층 110: 비반사막
112: 하드마스크용 절연막 114: 포토레지스트 패턴
상기 목적을 달성하기 위하여 본 발명은 하드 마스크를 갖는 폴리사이드 구조의 반도체소자를 패터닝하는 공정에 있어서, 반도체기판 상부에 게이트 절연막을 적층하고 그 위에 도프트 폴리실리콘 및 금속실리사이드를 순차적으로 증착하는 단계와, 금속실리사이드층 상부에 순차적으로 비반사막 및 하드마스크용 절연막을 형성하는 단계와, 하드마스크용 절연막 상부에 반도체소자의 영역을 정의하기 위한 포토레지스트 패턴을 형성하는 단계와, 비반사막을 식각 정지막으로 삼아서 상기 패턴에 의해 드러난 하드마스크용 절연막만을 선택적으로 식각하는 단계와, 이후 금속실리사이드층/도프트 폴리실리콘층이 식각될 챔버에서 하드마스크용 절연막 패턴에 맞추어 하부의 비반사막을 식각하는 단계와, 비반사막의 식각 챔버와 동일한 챔버에서 적층된 금속실리사이드층과 폴리실리콘층을 패터닝하여 반도체소자 패턴을 형성하는 단계와, 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 하드마스크를 갖는 반도체소자의 식각방법을 설명하기 위한 공정 순서도로서, 이를 참조하면, 본 발명의 폴리사이드 워드라인의 제조 공정은 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 소자분리막(102)이 형성된 실리콘기판(100) 상부에 게이트 절연막(104)을 적층하고 그 위에 도프트 폴리실리콘층(106) 및 금속실리사이드로서 티타늄실리사이드층(108)을 순차적으로 적층한다. 그리고, 상기 티타늄실리사이드층(108) 상부에 순차적으로 비반사막(110)과 하드마스크용 절연막(112)을 형성한 후에 그 위에 워드라인 영역을 정의하는 포토레지스트 패턴(114)을 형성한다. 여기서, 비반사막(110)은 SiON이며, 하드마스크용 절연막(112)은 산화막 또는 질화막으로 형성한다.
그 다음, 상기 비반사막(110)을 식각 정지막으로 삼아서 상기 포토레지스트 패턴(114)에 의해 드러난 하드마스크용 절연막(112)만을 선택적으로 식각한다. 이때, 상기 하드마스크용 절연막(112)과 비반사막(110)의 식각 선택비는 3:1 이상으로 조정하고 CxHyFz 가스(CHF3, CH3F, C2F6또는 C4F8)를 사용한다. 또한, 상기 하드마스크용 절연막(112)의 식각 공정시 비반사막(110)의 식각 잔여물을 방지하기 위하여 과도식각을 20∼80%로 실시하는 것이 바람직하다.
이로 인해, 상기 식각 공정시 포토레지스트 패턴(114)의 얇더라도 상기 하드마스크용 절연막(112)을 정확하게 포토레지스트 패턴(114)에 정렬하여 식각할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 상기 식각 공정과는 다른 반응 챔버(티타늄 실리사이드/폴리실리콘층 식각용)에서 패터닝된 하드마스크용 절연막 패턴(112)에 맞추어 비반사막(110)을 식각한다. 이때, 상기 비반사막(110)의 식각 공정은 식각 단차를 극복하기 위하여 과도식각을 20%이상 실시하는 것이 바람직하다. 본 발명에 따라 하드마스크용 절연막(112)과 비반사막(110)을 구별하여 식각할 경우 비반사막 패턴(110)의 측벽 부분(111), 즉 티타늄실리사이드층이 노출된 부분에 폴리머 발생이 억제된다.
도 2c에 도시된 바와 같이, 상기 비반사막(110)의 식각 공정이 진행된 동일한 반응챔버에서 인시튜(in-situ)로 상기 티타늄실리사이드층(108)과 폴리실리콘층(106)을 동시에 선택식각하여 워드라인 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴(114)을 제거한다.
그러므로, 본 발명은 하드마스크의 산화막 내지 질화막을 식각한 후에 티타늄실리사이드/폴리실리콘 식각 챔버에서 비반사용 SiON막의 식각 공정을 진행하여 이를 제거하고, 인시튜로 티타늄실리사이드/폴리실리콘층을 식각하기 때문에 하드마스크 및 비반사 동시 식각으로 인해 발생되는 폴리머 생성을 최소화하여 워드라인층(티타늄실리사이드/폴리실리콘) 패터닝 공정의 정확성을 높인다.
상기한 바와 같이 본 발명은, 포토레지스트 패턴에 대한 식각 선택비를 보강하기 위하여 하드마스크 및 비반사막을 이용할 경우 F계 가스의 조합에 의해서 하드마스크만을 선택적으로 패터닝한 후에 비반사막을 티타늄실리사이드/폴리실리콘의 식각 단계에서 제거한다.
따라서, 본 발명은 하드마스크 패턴의 폴리머 생성을 최소화하고 하드마스크의 식각시 포토레지스트에 대한 선택비를 높일 수 있어 포토레지스트 장벽 식각에 대한 마진을 확보할 뿐만 아니라 정확한 반도체소자의 마스크 패턴을 얻을 수 있어 그 제조 공정의 수율을 높일 수 있다.
Claims (4)
- 하드 마스크를 갖는 폴리사이드 구조의 반도체소자를 패터닝하는 공정에 있어서,반도체기판 상부에 게이트 절연막을 적층하고 그 위에 도프트 폴리실리콘 및 금속실리사이드를 순차적으로 증착하는 단계;상기 금속실리사이드층 상부에 순차적으로 비반사막 및 하드마스크용 절연막을 형성하는 단계;상기 하드마스크용 절연막 상부에 반도체소자의 영역을 정의하기 위한 포토레지스트 패턴을 형성하는 단계;상기 비반사막을 식각 정지막으로 삼아서 상기 패턴에 의해 드러난 하드마스크용 절연막만을 선택적으로 식각하는 단계;이후 금속실리사이드층/도프트 폴리실리콘층이 식각될 챔버에서 상기 하드마스크용 절연막 패턴에 맞추어 하부의 비반사막을 식각하는 단계;상기 비반사막의 식각 챔버와 동일한 챔버에서 상기 적층된 금속실리사이드층과 폴리실리콘층을 패터닝하여 반도체소자 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 하드마스크를 갖는 반도체소자의 식각 방법.
- 제 1항에 있어서, 상기 하드마스크용 절연막의 식각 공정은상기 하드마스크용 절연막과 비반사막의 식각 선택비를 3:1 이상으로 조정한 CxHyFz 가스를 사용하며 상기 비반사막에서 식각이 정지되도록 하는 것을 특징으로 하는 하드마스크를 갖는 반도체소자의 식각방법.
- 제 1항에 있어서, 상기 하드마스크용 절연막의 식각 공정은하부의 비반사막의 식각 잔여물을 방지하기 위하여 과도식각을 20∼80%로 실시하는 것을 특징으로 하는 하드마스크를 갖는 반도체소자의 식각방법.
- 제 1항에 있어서, 상기 비반사막의 식각 공정은식각 단차를 극복하기 위하여 과도식각을 20%이상 실시하는 것을 특징으로 하는 하드마스크를 갖는 반도체소자의 식각방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023589A KR100301427B1 (ko) | 1999-06-22 | 1999-06-22 | 하드마스크를 갖는 반도체소자의 식각방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023589A KR100301427B1 (ko) | 1999-06-22 | 1999-06-22 | 하드마스크를 갖는 반도체소자의 식각방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003338A KR20010003338A (ko) | 2001-01-15 |
| KR100301427B1 true KR100301427B1 (ko) | 2001-11-01 |
Family
ID=19594357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023589A KR100301427B1 (ko) | 1999-06-22 | 1999-06-22 | 하드마스크를 갖는 반도체소자의 식각방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100301427B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100832027B1 (ko) * | 2002-06-29 | 2008-05-26 | 주식회사 하이닉스반도체 | 하드마스크의 경사 프로파일을 방지할 수 있는반도체소자의 패턴 형성방법 |
-
1999
- 1999-06-22 KR KR1019990023589A patent/KR100301427B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003338A (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6613621B2 (en) | Methods of forming self-aligned contact pads using a damascene gate process | |
| KR100706780B1 (ko) | 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법 | |
| KR100512904B1 (ko) | 반도체소자의 제조방법 | |
| KR100626928B1 (ko) | 자기 정합 콘택 식각용 실리사이드 게이트 스택을 형성하는 방법 | |
| US6074952A (en) | Method for forming multi-level contacts | |
| KR100301427B1 (ko) | 하드마스크를 갖는 반도체소자의 식각방법 | |
| KR100505407B1 (ko) | 반도체 소자의 하드 마스크막 식각방법 | |
| KR100835506B1 (ko) | 반도체소자의 제조방법 | |
| KR100301428B1 (ko) | 하드 마스크를 갖는 반도체소자의 식각방법 | |
| KR100440076B1 (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR100440079B1 (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR100303997B1 (ko) | 금속 게이트전극 형성방법 | |
| KR100322885B1 (ko) | 고집적 반도체 장치의 게이트 전극 제조 방법 | |
| KR100303318B1 (ko) | 반도체 소자의 자기정렬 콘택홀 형성방법 | |
| KR20050001104A (ko) | 반도체소자 제조 방법 | |
| KR100400321B1 (ko) | 반도체소자의 형성방법 | |
| KR20010058959A (ko) | 반도체 소자의 제조 방법 | |
| KR20070000719A (ko) | 반도체 소자의 비트라인콘택 형성방법 | |
| KR20030041550A (ko) | 반도체소자의 제조 방법 | |
| KR20000074480A (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100665902B1 (ko) | 반도체 소자 제조 방법 | |
| KR100399935B1 (ko) | 반도체장치제조방법 | |
| KR100609531B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR100504551B1 (ko) | 반도체 소자의 제조방법 | |
| KR20010063526A (ko) | 금속 비트라인 산화방지용 질화막을 적용한 반도체 소자제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |