KR100297138B1

KR100297138B1 - 분리된구동부를구비한메모리장치

Info

Publication number: KR100297138B1
Application number: KR1019980013322A
Authority: KR
Inventors: 히로유끼 다까하시
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1997-04-15
Filing date: 1998-04-14
Publication date: 2001-08-07
Also published as: JPH10289584A; KR19980081402A; US5946263A; JP3366216B2

Abstract

SRAM 은 인접한 행들 사이의 단일 디지트선 (B1, B2, B3, B4, ...), 제 1 데이터선쌍 (D1, DB1), 제 2 데이터선쌍 (D2, DB2), 디지트선쌍 (B1, B2, B3, B4) 을 제 1 데이터선 (D1, DB1) 에 선택적으로 연결하기 위한 제 1 디지트선 구동부 (M11a, M11b), 상기 제 1 디지트선 구동부 (M11a, M11b) 와 반대편에 배치되며 디지트선쌍 (B1, B2, B3, B4) 을 제 2 데이터선 (D2, DB2) 에 선택적으로 연결하기 위한 제 2 디지트선 구동부 (M12a, M12b) 를 구비한다. 분리된 구동부는 트랜지스터 요소들과 메모리셀의 각 행용으로 배치된 상호 접속들의 개수를 감소시켜, 메모리셀 사이에 요구되는 간격이 감소한다. 워드 구동부도 또한 서로 반대편에 배치된 두 부분 (A11, A21; A12, A22) 로 분할된다.

Description

분리된 구동부를 구비한 메모리 장치{A MEMORY DEVICE HAVING SEPARATE DRIVER SECTIONS}

본 발명은 반도체 메모리 장치, 특히 스태틱 램 (SRAM) 장치에 적합한 구조에 관한 것이다.

스태틱 램 장치에서, 메모리셀 (memory cell) 의 기록 및 판독 작업이 일반적으로 한 쌍의 디지트선 (비트선) 을 통해 수행되고, 상기 작업에는 메모리셀의 인접한 두 열 사이에 배치된 두 개의 금속성 디지트선이 필요하다. 메모리 어레이의 패턴이 더욱 정교해 지면서, 인접한 두 개의 금속선 사이의 간격이 감소하고, 게이트 전극의 기생 커패시턴스 (parasitic capacitance) 가 증가하게 된다. 즉, 디지트선들의 전위 변화 속도가 메모리 어레이 패턴 치수가 감소하는 한도까지 증가할 수 없다.

SRAM 장치의 작동 속도를 증가시키기 위하여, 일본 특개평 (JP-A-4-335296) 에서 디지트선쌍이 메모리셀의 인접한 두 열에 의해 공유되는 기술이 제시된다. 도 1 에서는 간단히 하기 위해, n×m 매트릭스 중에서 단지 하나의 행과 4 개의 열들만을 도시한다.

각 메모리셀 11, 12, ... 1m 은 한 쌍의 내부 메모리 노드와, 선택된 메모리셀에서의 메모리 노드를 인접한 메모리셀에 배치된 디지트선쌍에 연결하기 위한 워드선 W1 및 W2 중 대응되는 하나에 의해 제어되는 한 쌍의 트랜스퍼 트랜지스터 (transfer transistors) 상에 데이터를 저장하기 위해 플립플롭 (flip-flop) 을 갖는다. 특히, 각각 홀수열에 배치된 메모리셀 11 및 13, 각각은 디지트선 B1 및 B2 과 디지트선 B3 및 B4 에 연결되고, 워드선 W1 에 연결된다. 각각 짝수열에 배치된 메모리셀 12 및 14, 각각은 디지트선 B2 및 B3 과 디지트선 B4 및 B5 에 연결되고, 워드선 W2 에 연결된다.

워드선 W1 과 W2 의 활성용 신호는, 도면에는 도시되지 않은 로우 디코더 (row decoder) 로부터의 신호 X1 와, 홀수용 뱅크 및 짝수용 뱅크를 명시하는 뱅크 선택 신호 BS1 및 BS2 를 입력 받는 AND 게이트에 의해 수행되는 각각의 워드 구동기 WD1 및 WD2 에 의해 생성된다. 선택된 디지트선쌍 B1-Bm+1 상의 데이터는 한 쌍의 디지트선 선택 신호 Y1 및 Y1B, Y2 및 Y2B, ... 을 입력받기 위한 게이트를 구비하는 nMOSFET (M1a, M1b와 같은) 및 pMOSFET (M2a, M2b와 같은) 를 각각 포함하는 대응되는 칼럼 스위치의 쌍을 통해 데이타선 D 와 DB 로 전송된다. 상기 디지트선 선택 신호는 칼럼 디코더와 뱅크 선택 신호 BS1 또는 BS2 로부터의 신호의 AND 에 의해 생성된다.

작동에 있어서, 홀수열의 메모리셀, 예컨대 메모리셀 11 이 선택된다면, 워드선 W1 과 디지트선 선택 신호 Y1 및 Y1B 는 워드, 디지트 및 디지트선 B1 과 B2 를 데이터선 D 와 DB 에 결합시키는 뱅크 선택 신호 각각에 의해 활성된다. 결과적으로, 판독 작동시 메모리셀 11 에서 판독된 데이터는 디지트선 B1 과 B2 사이의 전위차를 형성시키고, 데이터선 D 와 DB 로 전송되는 한편, 기록 작업으로 데이터선 D 와 DB 로부터 공급된 데이터는 상기 디지트선 B1 과 B2 를 통해 메모리셀 11 로 전송되고, 저장된다.

짝수행의 메모리셀, 예컨대 메모리셀 12 가 이어서 선택 되면, 워드선 W2 과 디지트선 선택 신호 Y2 및 Y2B 는 활성화되어서, 메모리셀 12 을 디지트선 B2 및 B3 으로 결합시키고, 디지트선 B2 및 B3 을 뱅크 선택 신호가 변한 후에 디지트선 D 및 DB 와 결합시킨다. 상기의 예시화된 작동에서, 디지트선 B2 는 메모리셀11 과 메모리셀 12 에 공통이며, 유사한 상황이 각 인접한 두 열에 있는 메모리셀들에서 나타난다.

상술한 바와 같이 각 인접한 두 열을 위한 단일 디지트선의 구성은 디지트선 사이의 간격이 더 넓어지고, 디지트선 사이의 기생 커패시턴스가 감소하는 장점이 있으며, 단락 회로 실패의 가능성이 낮아지고 재래식 SRAM 장치 상의 선 간격의 하한값으로 인해 메모리셀의 간격이 감소함으로써 향상된 수율 (전체 제품 수에 대한 결함없는 제품 수의 비율) 을 얻게 된다.

그러나, 상기 SRAM 장치는 실용 제품으로 사용될 때 문제가 발생한다. 특히 디지트선 선택 신호 Y1 및 Y1B를 전송하는 신호들과, 각 열에서 배치된 M1a, M1b, M2a 및 M2b 같은 트랜스퍼 게이트쌍은 사실상 제품에서 칼럼 피치를 결정하게 되고, 그러한 사실은 메모리셀간 간격의 감소를 방해한다. 게다가, SRAM 장치 주변 회로에서 각 행용으로 배치된 한 쌍의 워드 구동기는 메모리셀의 로우 피치를 정한다. 더욱이, 트랜스퍼 게이트용 고밀도 상호 접속을 입력받기 위한 영역은 고밀도 상호 접속을 위해 필요한 더욱 미세한 패턴으로 인해 수율을 감소시키는 경향이 있다. 간단히 말하면, SRAM 장치의 주변 회로의 레이아웃을 향상시키지 않고, 디지트선의 개수를 감소시킴으로써 이익을 얻는 것은 일반적으로 매우 어렵다.

디지트선 선택 회로용 선밀도를 향상시키는 다른 구성은 일본 특개평 (JP-A-7-21780(두번째 간행물)) 에 제시된다. 도 2 는 제시된 SRAM 의 블록도를 도시하고, 도 2 에서 트랜스퍼 게이트의 개수는 실질적으로 전술한 (첫째) 간행물에서의 트랜스퍼 게이트 수의 절반으로 감소한다. 디지트선 B1, B2, B3 ... 은 단지 제 2 간행물에서의 nMOSFET 31a 및 pMOSFET 32a 과 같은 한 쌍의 트랜지스터와 관련되어 있다. 이해를 위해, 도 1 및 도 2 에서 유사한 구성 요소는 같거나 유사한 도면 부호로 표시된다.

도 2 에서, 메모리셀 11 이 선택될 때 신호 Y1B 및 Y2B 는 각각 낮고, 높으며, nMOSFET들인 M31a, M31b 및 M31c 와 pMOSFET들인 M32a, M32b 및 M32c 가 ON 상태로 나타난다. 결과적으로, 세 개의 디지트선 B1, B2 및 B3 가 데이터선 D 또는 DB 에 결합되는 것은 비록 워드선 W2의 비활성 상태에 의해서 메모리셀 12 로부터의 데이터가 잘못 판독되거나 저장되는 것을 방지 하더라도, 워드선 W1의 활성 상태에 기인한 메모리셀 13 으로부터의 데이터가 잘못 판독되거나 또는 메모리셀 13 에서의 데이터선 D 및 DB 상의 데이터가 잘못 저장할 수 있다.

본 발명의 목적은 단일 디지트선을 구비한 메모리 어레이용 주변 회로를 개선하여 크기를 감축하고, SRAM 장치에 적합한 고속 메모리 장치를 제공하는 것이다.

본 발명은 매트릭스에서 열 방향과 행 방향으로 정렬된 다수의 메모리셀을 포함한 메모리 어레이, 인접한 두 열 사이에 배치된 각 디지트선이 두 개의 열에 의해 공유되게 메모리셀의 각 열의 열 방향을 따라 연장된 한 쌍의 디지트선, 메모리셀의 각 행의 행 방향으로 연장된 한 쌍의 워드선으로서, 홀수열에서의 메모리셀에 결합된 상기 한 쌍의 워드선 중 하나와, 짝수열에서의 메모리셀에 결합된상기 한 쌍의 워드선 중 다른 하나, 한 쌍의 워드선 중의 어느 하나를 선택적으로 활성화시키기 위한 뱅크 선택 신호에 의해 제어되는 워드 구동기, 메모리 어레이의 한쪽과 다른쪽 각각의 근처에 배치된 데이터선의 제 1 쌍과 제 2 쌍, 한 쌍의 디지트선을 한 쌍의 제 1 데이터선에 선택적으로 결합하기 위한 제 1 디지트 구동부, 한 쌍의 디지트선을 한 쌍의 제 2 데이터선에 선택적으로 결합하기 위한 제 2 디지트 구동부, 제 1 및 제 2 디지트 구동부 중 어느 하나를 활성화시키는 뱅크 선택 신호를 구비하는 메모리 장치를 제공한다.

본 발명에 따르면, 작은 치수를 가진 각 비트 구동부는 인접한 열 또는 메모리셀 사이의 공간에, 공간을 늘리지 않고 배치될 수 있다. 결과적으로 본 발명은 고밀도 및 고속의 메모리 장치를 제공할 수 있다.

도 1 은 간행물에 제시된 메모리 장치의 개략도

도 2 는 또다른 간행물에 제시된 메모리 장치의 개략도

도 3 은 본 발명의 제 1 실시예에 따른 메모리 장치의 개략도

도 4 는 주변 회로의 몇 개 블록의 레이아웃을 도시하기 위한 도 3 일부의 개략도

도 5 는 선 간격에 대해 플롯된 디지트선의 기생 커패시턴스의 그래프

도 6 은 메모리셀의 레이아웃과 콘택의 상면도

도 7 은 메모리셀의 레이아웃과 콘택의 또다른 상면도

도 8 은 본 발명의 제 2 실시예에 따른 메모리 장치의 개략도

도 9 는 본 발명의 제 3 실시예에 따른 메모리 장치의 개략도

도 10 은 본 발명의 제 4 실시예에 따른 메모리 장치의개략도

도 11 은 본 발명의 제 5 실시예에 따른 메모리 장치의 개략도

* 도면의주요부분에대한부호의설명 *

CE11~CE24, CEi1~CEi3 메모리셀

B1~B7, B11~B17 디지트선

W11, W12, W21, W22, Wi1, Wi2 워드선

D1, DB1, D2, DB2 데이터선

X1, X2, X 워드 디코드 신호

Y1, Y2 디지트 디코드 신호

BS1 홀수열용 뱅크 스위치 신호

BS2 짝수열용 뱅크 스위치 신호

RW1, RW2 판독/기록 버퍼

BUS1, BUS2 입력/출력 데이터 버스

FF 플립플롭

WD1, WD2 워드 구동기

YS1~YS3 디지트 선택 블록

MX1~MX8 멀티플렉서

Y1W 기록용 디지트 선택 신호

RD, RDB 판독 데이터선

WD, WDB 기록 데이터선

SW1~SW6 스위치 회로

본 발명의 상기 목적 및 다른 목적, 특성 및 이점들은 첨부 도면들을 참고하는 다음의 설명에서 명백해질 것이다.

이제, 본 발명이 유사 구성 요소들에 대해 동일하거나, 유사한 도면 부호를 지정한 첨부 도면들을 참고하여 더욱 상세하게 기술된다.

도 3 을 참고하면, 본 발명의 제 1 실시예에 따른 메모리 장치로 SRAM 장치로 수행되는 상기 메모리 장치는, n×m 매트릭스에 행 방향과 열 방향으로 배치된 다수의 메모리셀 CEij (CE11-CE1m, CE21-CE-2m, ..., CEn1-CEnm) 을 구비한다. 메모리셀의 j 번째 열은 한 쌍의 디지트선 Bj 와 Bj+1 과 관련되며, 그 각각은 첫째와 마지막 디지트선인 B1 및 Bm+1 을 제외한 인접한 두 열에 의해 공유된다. 메모리셀의 i 번째 행은 한 쌍의 전용 워드선 Wi1 과 Wi2 과 관련된다.

i 번째 메모리셀용으로 배치된 한 쌍의 워드선 Wi1 과 Wi2 는 홀수열의 메모리셀에 있는 트랜스퍼 트랜지스터의 게이트와 짝수열에 있는 메모리셀에 있는 트랜스퍼 트랜지스터의 게이트에 각각 연결된다. 홀수열용 워드선 Wi1 은 왼쪽에 배치되며, 워드 디코드 신호 Xi 와 뱅크 선택 신호 BS1을 입력받는 AND 게이트 Ai1 로서 수행되는 워드 구동기로부터 공급된 워드 선택 신호에 의해 활성화되는 한편, 짝수열용 워드선 Wi2 는 오른쪽에 배치되고, 워드 디코드 신호 Xi 와 뱅크 선택 신호 BS2 를 입력받는 AND 게이트 Ai2 로부터 공급되는 워드 선택 신호에 의해 활성화된다.

메모리셀의 j 번째 홀수열 (j = 2k - 1) 액세스용 디지트선 한 쌍 Bj 와 Bj+1 의 선택은 뱅크 선택 신호 BS1 과 디지트 디코드 신호 Yk 의 AND Yk1 을 입력받는 게이트를 구비하는 스위칭 트랜지스터 Mk1a 및 Mk1b 를 활성화시킴으로써 수행된다. 워드 디코드 신호 Yk 에 의해 선택된 메모리셀은 스위칭 트랜지스터 Mk1a 및 Mk1b 를 통해 데이터선 D1 및 DB1 에 연결되고, 판독/기록 버퍼 RW1 을 통해 입력/출력 데이터 버스 BUS1 에 연결된다.

메모리셀의 j 번째 짝수열 (j = 2k) 액세스용 한 쌍의 디지트선 Bj 와 Bj+1 의 선택은 뱅크 선택 신호 BS2 와 디지트 디코드 신호 Yk 의 AND Yk1 을 입력받는 게이트를 구비하는 스위칭 트랜지스터 Mk2a 및 Mk2b 를 활성화함으로써 수행된다. 워드 디코드 신호 Yk 에 의해 선택된 상기 메모리셀은 스위칭 트랜지스터 Mk2a 및 Mk2b 를 통해 데이터선 D2 및 DB2 에 연결되고, 판독/기록 버퍼 RW2 를 통해 입력/출력 데이터 버스 BUS2 에 연결된다.

상기 구성에서 디지트선 B2-Bm 각각은 메모리셀의 홀수행 및 그와 인접한 메모리셀의 짝수행에 의해서 공유되는 한편, 디지트 스위칭 트랜지스터 Mk1a, Mk1b 등, 디지트 스위칭 트랜지스터를 활성화시키는 AND 게이트, 데이터선 및 판독/기록 버퍼들은 홀수행용과 짝수행용 양자 모두에 분리되어 제공된다.

작동에 있어서, 메모리셀 예컨대 메모리셀 CE11 이 선택되면, 워드선 W11 은, 높은 준위의 뱅크 선택 신호 BS1 와 높은 준위의 워드 디코드 신호 X1 을 입력받는 AND 게이트 A11 에 의해 활성화되고, 따라서 메모리셀 제 1 행의 전송 트랜지스터를 활성화시킨다. 만약 판독 작업이 수행되면, 저장된 데이터에 기반을 둔 메모리셀 CE11 내부의 전류 흐름이 디지트선 B1 과 B2 사이에 전위차를 생성한다. 뱅크 선택 신호 BS1 과 디지트 디코드 신호 Y1 에 의해 형성된 AND 신호 Y11 는 디지트 스위칭 트랜지스터 M11a 와 M11b 를 활성화하는 높은 준위을 가정하므로, 디지트선 B1 과 B2 상의 데이터가 판독/기록 버퍼 RW1 에 의해 증폭된 후, 데이터선 D1 과 DB1 을 통해 입력/출력 데이터 버스 BUS1 에 전송되는 것을 허용한다.

메모리셀 CE11 을 위한 판독 작업 동안, 디지트선 B2 에 연결된 인접한 메모리셀 CE12 는, 워드선 W12 가 낮은 준위의 뱅크 선택 신호 BS2 로 인해 비활성이기 때문에, 디지트선 B2 상의 신호에 영향을 주지 않는다. 상기 비활성 뱅크 선택 신호 BS2 는 또한 낮은 준위의 신호 Y12 를 생성함으로써 디지트 스위칭 트랜지스터 M12a 와 M12b 를 비활성화시키고, 따라서 데이터선 D2 로부터의 디지트선 B2 은 단절된다.

메모리셀 CE11 을 위한 기록 작업에서는, 판독/기록 버퍼 RW1 을 통해 입력/출력 데이터 버스 BUS1 으로부터 제공되는 데이터는 저장된 데이터에 의존하는 데이터선 D1 또는 DB1 의 전압을 낮추고, 디지트 스위칭 트랜지스터 M11a 및 M11b를 통해 디지트선 B1 또는 B2 의 전압을 낮추며, 전송 트랜지스터 M1 또는 M2 를 통해 메모리셀 CE11 의 내부 메모리 노드 중 하나의 전압을 낮춰서, 디지트선 B1 과 B2 상의 데이터를 메모리셀 CE11 에 저장시킨다.

유사하게, 메모리셀 CE12 가 선택되었을 때, 메모리셀 CE12 에 저장된 데이터는, 워드선 W12 를 활성화하고, 디지트선 B2 와 B3 를 데이터선 D2 와 DB2 에 결합시킴으로써 데이터선 D2 와 DB2 에 각각 전송된다. 따라서, 디지트선 B2 는 메모리셀 CE11 과 CE12 를 선택하는데 사용된다. 상기 방식으로 각 디지트선은 인접한 두 행에 공통으로 사용되고, 이것은 디지트선 (B1-Bm+1) 의 수가 메모리셀의 행 (B1-Bm) 의 수와 거의 같은 구성을 제공한다.

본 실시예에서, 도 3 에 도시된 장치는 메모리 장치의 구성 요소들의 대략적인 평면 레이아웃을 도시한다. 특히, 홀수열 선택용 워드선의 활성을 위한 워드 구동부는 도면의 메모리 어레이 왼쪽에 배치된 한편, 홀수열용 디지트 선택부는 상기 메모리 어레이의 위쪽에 배치된다. 한편, 짝수열 선택용 워드선을 활성화하기 위한 워드 구동부는 도면에서 메모리 어레이의 오른쪽에 배치되는 한편, 짝수열용 디지트 선택부는 메모리 어레이의 아래쪽에 배치된다. 상기 방식으로 트랜지스터 요소와 주변 회로에서의 상호 접속의 개수는 상기 메모리셀의 열의 피치가 감소함에 따라서 함께 감소한다.

도 4 는 도 1 의 재래식 메모리 장치의 배치와, 본 실시예에 따른 메모리 장치의 배치를 동일한 구성에서 비교하기 위해 도 3 의 메모리 장치 일부의 변형을 도시한다. 도 4 에서 nMOSFET 인 M41a 와 M41b, pMOSFET 인 M42a 와 M42b 를 포함하는 디지트선 선택 블록 YS1 은 도 3 에서 메모리셀의 제 1 열용 nMOSFET 인 M11a 와 M11b 에 대응된다. nMOSFET 인 M43a 와 M43b, pMOSFET 인 M44a 와 M44b 를 포함하는 디지트선 선택 블록 YS2 는 도 3에서 제 2 열용 nMOSFET 인 M12a 와 M12b 에 대응된다. 도 4 에서 디지트선 선택 블록 YS3 은 도 3 에서 제 3 열용 nMOSFET 인 M21a 와 M21b 에 대응된다. 디지트 선택 블록 YS1, YS2 및 YS3 을 활성화시키기 위한 디지트선 선택 신호는 nMOSFET들을 활성화시키기 위한 신호 Y1, Y2 및 Y3 와 pMOSFET들을 활성화시키기 위한 신호 Y1B, Y2B 및 Y3B 를 포함한다.

도 1 과 도 4 양자를 비교하여 이해한 바와 같이, 도 1 에서 메모리 어레이의 칼럼 피치를 정하는 주변 회로는 도 4 에서 메모리 어레이의 위쪽과 아래쪽에 배치된 두 부분으로 나누어지는 한편, 도 1 에서 메모리 어레이의 로우 피치를 정하는 주변 회로는 도 4 에서 메모리 어레이의 왼쪽과 오른쪽에 배치된 두 부분으로 나누어진다. 데이터선은 또한 홀수열과 짝수열로부터의 데이터를 전송하기 위한 두 부분으로 나누어진다. 도 4 의 구성에 의해, 각 부분에서 주변 회로의 트랜지스터 요소와 신호 상호 접속은 반으로 감소하여, 메모리셀의 칼럼 피치와 로우 피치가 감소하는 것을 가능하게 한다.

도 4 에서 상기 분할된 주변 회로 부분들과 데이터선들을 위한 점유 영역은도 1 에서의 재래식 메모리 장치의 주변 회로와 데이터선들에 비해 어느 정도까지는 증가한다. 그러나, 일반적으로, 주변 회로용 점유 영역은 메모리 장치에서 메모리 어레이용 점유 영역의 1/5 정도이고, 메모리 어레이용 점유 영역은 메모리셀의 저장 용량의 근래의 증가에 따라 증가하게 된다. 따라서 주변 회로용 점유 영역의 증가는 그리 중요하지 않으며, 차세대 메모리 장치용 메모리셀에서의 피치 감소로 인한 이점에 비하면 무시해도 좋을 것이다. 그러므로, 본 실시예는 재래식 메모리 장치에서보다 메모리셀의 피치가 감소함으로써 칩 영역이 감소하는 이익을 얻게 된다.

도 5 는 도식적으로 상호 접속 사이 간격에 대해 플롯된 상호 접속 사이의 기생 커패시턴스를 도시한다. 본 실시예에서, 단일 디지트선은 메모리셀의 인접한 열 사이에 형성되기 때문에, 기생 커패시턴스는 도 5에서 도시된 바와 같이 메모리셀의 인접한 열 사이에 배치된 한 쌍의 디지트선의 경우에 비해 매우 감소한다. 따라서 칼럼 피치의 감소는 본 실시예의 메모리 장치의 작동 속도를 많이 감소시키지는 못한다. 즉, 본 실시예는 더 작은 칩 면적과 더 빠른 작동 속도를 위한 최적 조건을 제공한다.

메모리 장치에서 디지트선의 기생 커패시턴스를 감소시키기 위해서는 메모리셀용 콘택과 관련된 기생 커패시턴스가 선 커패시턴스의 감소와 함께 감소하는 것이 바람직하다. 일반적으로, 알루미늄 디지트선의 확실한 콘택을 위해서는, 메모리셀에서 MOSFET들의 소스/드래인 영역의 면적이 비교적 넓은 것이 바람직하지만, 그것은 일반적으로 디지트선의 기생 커패시턴스를 증가시킨다. 콘택과 관련된 기생 커패시턴스의 증가는 다수의 메모리셀 사이의 공통 콘택에 의해 억제될 수 있다. 도 6 및 도 7 은 다수의 메모리셀 사이의 공통 콘택의 예를 도시한다. 네 개의 메모리셀을 위해 각각 배치된 콘택은 도 6 에서의 행 방향과 열 방항으로 정렬되는 한편, 콘택은 도 7 에서의 행 방향으로 지그재그형으로 정렬된다. 상기 구성들을 사용하면, 인접한 행 사이에 배치된 단일 디지트선의 경우에 콘택의 개수는 증가하지 않으므로, 단일 콘택에 연결된 메모리셀의 개수가 증가하더라도, 콘택과 관련된 기생 커패시턴스는 감소하게 된다.

트랜지스터 요소와 주변 회로부에서의 메모리셀 열마다의 상호 접속의 개수의 감소는 포토리소그래피 패턴 기술에서의 마진 (margin) 증가 때문에 수율이 증가한다. 즉, 본 실시예는 단일 디지트선이 인접한 열 사이에 배치된 구성에 부과된 패턴 형성에 내재하는 한계를 감소시킨다.

도 8 을 참고하면, 본 발명의 제 2 실시예에 따른 SRAM 장치에서는 제 1 실시예에서 사용된 열의 순서의 수에 기반한 분리 대신 주변 회로에서의 판독부(read section)와 기록부(write section)를 분리하는 또다른 구성을 사용한다.

특히, 본 실시예에서, 한 쌍의 워드선 Wi1 및 Wi2 가 메모리셀 CEi1-CEim 의 i 번째 행용으로 제공되고, 워드선 Wi1 및 Wi2 양자 모두는 홀수행에서의 메모리셀 CEij 의 트랜스퍼 트랜지스터의 게이트와 짝수행에서의 메모리셀의 트랜스퍼 트랜지스터의 게이트에 각각 연결된다. 메모리 어레이의 왼쪽에 배치된 홀수열 선택용 워드선 Wi1 은 워드 디코드 신호 Xi 와 홀수열용 뱅크 선택 신호 BS1 으로부터의 AND 신호를 생성하는 워드 구동기 WDi1 에 의해 활성화된다. 오른쪽에 배치된 짝수열 선택용 워드선 Wi2 는 워드 디코드 신호 Xi 와 짝수열 선택용 뱅크 선택 신호 BS2 로부터의 AND 신호를 생성하는 워드 구동기 WDi2 에 의해 활성화된다. 전술한 구성은 제 1 실시예의 구성과 유사하다

디지트선 Bj 및 Bj+1 (예컨대, j = 2k - 1) 은 j 번째 홀수열용으로 배치되고, 디지트선 Bj 는 (j - 1) 번째 열에 의해 공유되고, 디지트선 Bj+1 은 (j + 1) 번째 열에 의해서 공유된다. 디지트선 Bj 의 상단은 데이터 판독을 위해 병렬 pMOSFET들 (M54b 및 M56a 와 같은) 을 통해 판독 데이터선 RD 에 연결되는 한편, 디지트선 Bj+1 의 상단은 병렬 pMOSFET들 (M56b 및 M58a 와 같은) 을 통해 판독 데이타선 RDB 에 연결된다. j 번째 열용 pMOSFET들 (M56a 및 M56b 와 같은) 은 홀수열 선택용 뱅크 선택 신호 BS1 과 판독용 디지트 디코드 신호 YkR을 입력받는 NAND 게이트에 의해서 활성화된다.

디지트선 Bj의 하단은 병렬 pMOSFET들 (M53b 및 M55a 와 같은) 을 통해 기록 데이터선 WD 에 연결되는 한편, 디지트선 Bj+1 은 병렬 pMOSFET들 (M55b 및 M57a 와 같은) 을 통해 기록 데이타선 WDB 에 연결된다. j 번째 열용 pMOSFET들은 뱅크 선택 신호 BS1 및 기록용 칼럼 디코드 신호 YkW 에 의해 활성화된다.

본 실시예에서, 한 쌍의 디지트 스위칭 트랜지스터는 각 열에서 기록용과 판독용 디지트 구동부 각각에 배치되고, 기록용과 판독용 칼럼 스위칭 트랜지스터는 디지트선들의 상단과 하단에 배치된다. 상기 구성에서, 한 쌍의 스위칭 트랜지스터와 뱅크 선택 신호 BS1 또는 BS2 용 신호선을 수용하기 위한 공간이 단일 디지트선에서는 충분하므로, 제 1 실시예에서와 유사한 이점을 얻을 수 있다.

본 실시예의 작동에서, 디지트선 B1 및 B2 를 통해 메모리셀 CEi1 으로부터 판독된 데이터는 판독용 디지트 디코드 신호 Y1R 및 뱅크 선택 신호 BS1 에 의해 활성화된 pMOSFET M52a 및 M52b 를 통해 판독 데이터선 RD 및 RDB 에 전송된다. 이렇게 판독된 데이터는 증폭 후 메모리 장치 외부로 전송된다. 데이터가 메모리셀 CEi1 에 저장될 때, 기록용 디지트 선택 신호 Y1W 와 뱅크 선택 신호 BS1 은 활성화되어 nMOSFET 인 M51a 및 M51b를 턴 온 (turn on) 시키고, 따라서 디지트선 B1 및 B2를 통해 데이터를, 기록 데이터선 WD 및 WDB에서 메모리셀 CEi1 으로 전송한다.

본 실시예에서, pMOSFET들 및 nMOSFET들은 디지트선들 상단 및 하단에 완전히 분리되며, 따라서 nMOSFET들 또는 pMOSFET들을 분리하는데 필요한 마진이 pMOSFET 와 nMOSFET 사이를 분리하는데 필요한 마진에 비해 낮다는 사실에 기반을 둔 장점이 있다.

도 9 를 참고하면, 본 발명의 제 3 실시예에 따른 메모리 장치는 기록 회로 (read circuit) 용 단일 디지트선 선택 스위치 및 판독 회로 (write circuit) 용 단일 디지트선 선택 스위치로 구성되며, 상기 두 스위치 모두는 각 디지트선의 하단에 각각 배치된다. 판독 회로용 디지트선 선택 스위치는 M71, M72, ... 와 같은 pMOSFET 에 의해 수행되는 한편 기록 회로용 디지트선 선택 스위치는 M61, M62, ... 와 같은 nMOSFET 에 의해 수행된다.

j 번째 짝수열 (j = 2k) 로부터 판독된 디지트 디코드 신호 YkRB 는 저활성 신호이고, 짝수 디지트선 Bj 및 판독 데이터선 RDB 사이에 연결된 pMOSFET M7k 의게이트에 공급된다. 홀수의 (j - 1) 번째 디지트선 Bj-1 은 대응하는 pMOSFET 를 통하여 판독 데이터선 RD 에 연결된다. 홀수 디지트선 Bk-1 선택용 pMOSFET M7(j-1) 의 게이트는 뱅크 선택 신호 BS1 또는 BS2 의 활성 준위에 의존하는 멀티플렉서 (multiplexer) MXR(j-1) 또는 MXRj를 통해 인접한 짝수 디지트선 Bk-2 또는 Bk 중 하나를 선택하기 위한 pMOSFET 의 게이트에 연결된다. 한편, 기록용 칼럼 디코드 신호 YjWB (j = 2k) 는 높은 준위에서 활성화된다. 칼럼 디코드 신호 YkWB 는 짝수 디지트선 Bj 및 기록 데이터선 RWB 사이에 연결된 칼럼 선택 nMOSFET M6j 의 게이트에 공급된다. 홀수 디지트선은 대응하는 nMOSFET 를 통해 기록 데이터선 RW 에 연결된다. 홀수 디지트선 Bj-1 선택용 nMOSFET 의 게이트는 뱅크 선택 신호 BS1 또는 BS2 의 활성 준위에 의존하는 멀티플렉서 MXWj-1 또는 MXWj 를 통해 인접한 짝수 디지트선 Bj-2 또는 Bj 중 하나를 선택하기 위한 nMOSFET 의 게이트에 연결된다.

판독 작업에서는, 짝수 디지트선 Bj는 디지트 디코드 신호 YjRB 에 의해 선택되는 한편, 홀수 디지트선 Bj-1 은 YjRB 및 BS1 또는 Y(j-1)RB 및 BS2 중 하나에 의해 선택된다. 기록 작업에서는, 짝수 디지트선 Bj 는 디지트 디코드 신호 YjW 에 의해 선택되는 한편, 홀수 디지트선 Bj-1 은 YjW 및 BS1 또는 Y(j-1)W 및 BS2 중 하나에 의해 선택된다.

도 10을 참고하면, 본 발명의 제 4 실시예에 따른 메모리 장치는 다중 비트 입력/출력 유형이며, 입력/출력 데이터핀이 일반적으로 독립 판독/기록 작업을 위한 칩의 반대편에 배치된다. 판독 작업에서 BS1 이 활성화되었을 때, 메모리셀의 왼쪽 블록 (CE1A1, CE1A2, ...) 에서의 홀수열로부터의 데이터가 디지트 디코드 신호 Y1, Y2 및 Y3 에 의해서 상부 데이터선 D1 및 DB1 로부터 판독된다. BS2가 활성화되었을 때, 메모리셀의 왼쪽 블록에서의 짝수열로부터의 데이터가 디지트 디코드 신호 Y1, Y2 및 Y3 에 의해 하부 데이터선 D2 및 DB2 로부터 판독된다. 메모리셀의 오른쪽 블록 (CE1B1, CE1B2, ...) 에서, 뱅크 선택 신호, BS1 및 BS2 는 메모리셀의 왼쪽 블록의 경우와 반대이다. 특히, 메모리셀의 홀수열로부터의 데이터는 메모리셀의 상부 데이터선 D1 및 DB1 을 통해 BS2 의 활성 준위에 의해 판독되는 한편, 메모리셀의 짝수열로부터의 데이터는 메모리셀의 하부 데이터선 D2 및 DB2 를 통해 BS1 의 활성 준위에 의해 판독된다. 본 실시예에서, 상기 열들은 동일한 워드선 W12 에 의해 활성화되기 때문에 두 디지트선은 왼쪽 블록의 마지막 열과 오른쪽 블록의 제 1 열 사이에 배치된다.

도 11 을 참고하면, 본 발명의 제 5 실시예에 따른 메모리 장치는 두 디지트선이 두 블록 사이에 배치되는 제 4 실시예의 변형에 의해 얻어진다. 특히, 본 실시예에서, 상부 스위치 회로 SW1n 와 하부 스위치 회로 SW2n 를 인접한 두 열을 포함하는 각 블록에 한 블록 걸러 한 블록씩 교대로 배치된다. 네 개의 연속적인 열은 동일한 디지트 디코드 신호 Y1, Y2, Y3, ... 와 뱅크 선택 신호 BS1 또는 BS2 에 의해서 지정된다. 즉, 인접한 홀수열, 예컨대 제 1 열과 제 3 열에 동일한 디지트 디코드 신호가 공급되면 동시에 작동한다. 상기 두 열 모두 단일 디지트선을 공유하지 않기 때문에 어떤 오류도 발생하지 않으며, 또한 데이터선은 완전히 분리되어 있다.

상기 실시예에서, 워드선 구동기 및 디지트선 구동기 양자 모두는 메모리 어레이의 상하좌우에 각각 분리되어 있다. 그러나, 워드선 구동기와 디지트선 구동기 중 어느 하나가 분리된 구성이 사용되기도 한다.

이상 설명한 바와 같이, 본 발명에 의하면, 디지트 선택 블록 및 공통 버스선을 메모리셀 어레이의 양단에 2분할하여 배치하는가, 구동회로를 메모리 셀 어레이의 양단에 2분할하여 배치하는가, 또는 양자 모두 메모리 셀 어레이의 양단에 2분할함으로써 메모리 셀 어레이의 셀 열 피치내에 형성해야하는 디지트 스위치 회로의 소자수를 종래에 비하여 1/4로, 디코드 신호수를 반으로 삭감할 수 있고, 또는 셀 어레이 영역에 인접하는 구동회로의 셀행 피치내에 형성해야하는 소자수와 신호수를 반으로 삭감할 수 있도록 하였기 때문에, 메모리 셀 열마다의 디지트선의 1선화 효과에 의한 셀 축소화를 제한하고 있는 주변회로의 제약조건을 해제하여, 메로리 셀 면적의 축소화와 고속화의 최적 포인트에서의 설계가 가능하다.

또, 본 발명에 의하면, 이 주변 회로 부분의 소자나 배선 밀도가 저하되기 때문에 미세배선의 가공상 가장 엄격한 부분이 완화됨으로써 수율 향상을 실현할 수 있다

Claims

매트릭스에서 열 방향과 행 방향으로 정렬된 복수의 메모리셀 (CE11, CE12, CE13, CE14 ...) 을 포함한 메모리 어레이,

인접한 두 열 사이에 배치된 각 디지트선들 (B1, B2, ...) 이 두 개의 열에 의해 공유되게 상기 메모리셀 (CE11, CE12, CE13, CE14 ...) 의 각 열의 상기 열 방향을 따라 연장된 상기 한 쌍의 디지트선 (B1, B2, ...),

상기 메모리셀 (CE11, CE12, ...) 의 각 행의 상기 행 방향으로 연장되고, 홀수열에서의 메모리셀들 (CE11, CE13, ...) 에 결합된 선과 짝수열에서의 메모리셀들 (CE12, CE14, ...) 에 결합된 선으로 이루어진 한 쌍의 워드선 (W11, W12, W21, W22),

상기 한 쌍의 워드선들 (W11, W12) 중의 어느 하나를 선택적으로 활성화시키기 위한 뱅크 선택 신호 (BS1, BS2) 에 의해 제어되는 워드 구동기 (A11, A12, A21, A22),

상기 메모리 어레이의 한쪽과 다른쪽 각각의 근처에 배치된 제 1 및 제 2 데이터선쌍 (D1, DB1, D2, DB2),

상기 디지트선쌍 (B1, B2, B3, B4) 을 상기 제 1 데이터선쌍 (D1, DB1) 에 선택적으로 결합하기 위한 제 1 디지트 구동부 (M11a, M11b, M21a, M21b),

상기 디지트선쌍 (B1, B2, B3, B4) 을 상기 제 2 데이터선쌍 (D2, DB2) 에 선택적으로 결합하기 위한 제 2 디지트 구동부 (M12a, M12b, M22a, M22b),

상기 제 1 및 제 2 디지트 구동부 (M11a, M11b, M21a, M21b, M12a, M12b, M22a, M22b) 중 어느 하나를 활성화시키는 상기 뱅크 선택 신호 (BS1, BS2) 를 구비하는 것을 특징으로 하는 메모리 장치.
제 1 항에 있어서, 상기 제 1 및 제 2 디지트 구동부 (M11a, M11b, M21a, M21b, M12a, M12b, M22a, M22b) 는 상기 디지트선들의 각 단에 배치되는 것을 특징으로 하는 메모리 장치.
제 1 항에 있어서, 상기 제 1 구동부 (M11a, M11b, M21a, M21b) 는 데이터를 홀수열에서의 상기 메모리셀 (CE11, CE13) 에서 상기 제 1 데이터선 (D1, DB1) 으로 전송하고, 상기 제 2 구동부는 데이터를 짝수열에서의 상기 메모리셀 (CE12, CE14) 에서 상기 제 2 데이터선 (D2, DB2) 으로 전송하는 것을 특징으로 하는 메모리 장치.
제 1 항에 있어서, 상기 제 1 디지트 구동부 (M11a, M11b, M21a, M21b) 및 상기 제 1 데이터선 (D1, DB1) 은 상기 메모리셀로부터의 데이터를 판독하기 위하여 사용되며, 제 2 디지트 구동부 (M12a, M12b, M22a, M22b) 및 상기 제 2 데이터선 (D2, DB2) 은 상기 메모리셀에 데이터를 저장하는데 사용되는 것을 특징으로 하는 메모리 장치.
제 4 항에 있어서, 상기 제 1 디지트 구동부에서의 스위칭 트랜지스터들(M52a, M52b, M54a, M56b) 은 pMOSFET들에 의해서 형성되고, 상기 제 2 디지트 구동부에서의 스위칭 트랜지스터 (M51a, M51b, M53a, M53b) 는 nMOSFET들에 의해서 형성되는 것을 특징으로 하는 메모리 장치.
제 1 항에 있어서, 상기 제 1 데이터선쌍 (D1, DB1) 과 상기 제 2 데이터선쌍 (D2, DB2) 은 서로 독립적으로 작동하는 것을 특징으로 하는 메모리 장치.
제 6 항에 있어서, 상기 메모리셀 (CE1A1, CE1A2, CE1B1, CE1B2) 의 상기 열은 상기 메모리셀의 배치에 기반을 두고 제 1 및 제 2 그룹으로 분류되는 것을 특징으로 하는 메모리 장치.
제 7 항에 있어서, 상기 제 1 그룹 (CE1A1, CE1A2) 및 제 2 그룹 (CE1B1, CE1B2) 은 상기 메모리 어레이의 실질적인 중앙선에 의해 분할되는 것을 특징으로 하는 메모리 장치.
제 7 항에 있어서, 상기 제 1 그룹 및 제 2 그룹은 상기 메모리셀의 각 4 개의 열을 지나서 교대로 나타나는 것을 특징으로 하는 메모리 장치.
제 1 항에 있어서, 상기 워드 구동부는 상기 행 방향에서 나타낸 바와 같이상기 메모리 어레이의 각 단에 배치된 제 1 및 제 2 워드 구동부 (A11, A21, A12, A22) 로 분리되는 것을 특징으로 하는 메모리 장치.
제 10 항에 있어서, 상기 제 1 및 제 2 워드 구동부 (A11, A21, A12, A22) 는 상기 홀수열에서의 메모리셀 (CE11, CE13) 및 상기 짝수열에서의 메모리셀 (CE12, CE14) 을 각각 활성화시키는 것을 특징으로 하는 메모리 장치.