KR100297064B1 - 반도체 장치의 제작방법 - Google Patents

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순페이 야마자끼
준 고야마
야수시 오가타
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순페이 야마자끼
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Abstract

반도체장치의 제작방법에 있어서, 제작 중에는 박막트랜지스터의 게이트 배선 및 소스 배선을 접속하고, 최종적으로는 분단함으로써, 각종 절연막 또는 도전막의 형성시의 플라즈마의 영향으로 인한 게이트 절연막의 손상을 방지할 수 있다. 특히, 층간절연막을 형성할 때마다, 최종적으로 분단될 제1층 배선에 개구부를 형성하고, 전극으로서 작용하지 않는 더미(dummy) 전극을 그 개구부에 형성한다. 최종 전극을 패터닝할 때, 더미 전극에 개구부를 추가로 형성하고, 제1층 배선을 그 개구부를 통해 분단한다.

Description

반도체장치의 제작방법
본 발명은 집적화된 박막 반도체장치를 제작하는 방법에 관한 것으로, 특히 액티브 매트릭스형 액정표시장치를 제작하는 방법에 관한 것이다.
종래부터 액티브 매트릭스형 액정표시장치가 알려져 있다. 이 장치는 유리 기판상에 수 백×수 백 이상의 매트릭스 형태로 배치된 수 십만개 이상의 화소전극과, 각 화소전극에 개별적으로 배치된 박막트랜지스터를 가지고 있다. 각 화소전극에 배치된 박막트랜지스는 각각의 화소전극에 출입하는 전하를 제어하도록 기능한다.
또한, 화소전극에 배치된 박막트랜지스를 구동하기 위한 주변구동회로를 박막트랜지스터 회로로 형성하는 기술이 알려져 있다. 이러한 구조를 주변구동회로 집적화형이라 칭한다. 그러한 액티브 매트릭스형 액정표시장치를 제작하는 경우, 유리기판상에 집적화된 박막트랜지스터들중 일부가 동작불능으로 되는 현상이 관찰된다.
본 발명자들은 상기 문제에 관하여 예의 연구한 결과 하기와 같은 발견을 하였다.
액티브 매트릭스형 액정표시장치와 같은 집적화된 반도체장치를 제작하는 경우에는, 절연막 및 배선의 형성에 있어서 플라즈마 CVD법이나 스퍼터링법에 의한 성막과 플라즈마 에칭이 이용되고 있다. 플라즈마 CVD법이나 스퍼터링법과 플라즈마 에칭에 있어서는, 높은 플라즈마 에너지를 가지는 고에너지 이온이 적지 않게 존재한다.
한편, 플라즈마 CVD법이나 스퍼터링법을 사용하여 성막된 절연막은, 막질(膜質)이 치밀하지 않고 그의 내압(耐壓)이 수 십 볼트 이하로 낮다는 문제점을 가지고 있다.
여기서, 도 12에 나타낸 바와 같은 상황을 고려한다. 도 12B는 도 12A에 나타낸 바와 같은 구조를 가지는 박막트랜지스터를 제작하는 경우에 있어서의 한 공정을 보여주는 단면도이다.
도 12B는 제2 층간절연막(55)이 성막된 상태를 나타낸다. 일반적으로, 이 층간절연막의 성막은 플라즈마 CVD법 또는 스퍼터링법을 사용하여 행해진다. 이 공정에서, 상기한 높은 플라즈마 에너지를 가진 이온이 시료에 주입된다.
일반적으로, 소스 전극(54)과 게이트 전극(51)은 도전상태가 아니다. 따라서, 높은 에너지를 가진 이온이 부분적으로 주입될 때, 소스(S) 전극(54)과 게이트(G) 전극(51)이 상이한 전위로 대전되는 상태가 일어난다. 그러한 상황에서는, 소스(S) 전극(54)과 게이트(G) 전극(51) 사이의 전위차가 순간적으로 수 십 볼트 내지 수 백 볼트에 달하게 될 수 있다.
소스 전극(54)과 게이트 전극(51)은 활성층(52) 및 게이트 절연막(53)을 사이에 두고 배치되어 있다. 그리고, 상기한 바와 같이, CVD법 또는 스퍼터링법으로 성막된 게이트 절연막(53)의 내압은 수 십 볼트 이하이다. 따라서, 이 상황에 있어서는, 게이트 절연막(53)이 전기적으로 파괴될 수 있다. 게이트 절연막이 파괴되면, 박막트랜지스터는 동작불능으로 된다.
수 백×수 백개의 트랜지스터가 배치되어 있고, 기판으로서 유리 또는 석영과 같은 절연물이 사용되는 액티브 매트릭스형 표시장치의 구조에서는, 상기한 현상이 특히 현실화된다.
이러한 문제를 해결하기 위해서는, 절연막(55)의 성막에서, 소스 전극(54)과 게이트 전극(51)을 전기적으로 단락시켜, 양 전극이 등전위로 되게 하면 좋다. 그러나, 최종적인 동작이 행해지는 상태에서는, 소스 전극(54)과 게이트 전극(51)이 직접 전기적으로 단락되어서는 안된다.
따라서, 도 12B에 나타낸 바와 같은 공정에서는, 최종단계까지 소스 전극(54)과 게이트 전극(51)을 전기적으로 단락시킨 상태로 하고, 최종단계에서 소스 전극(54)과 게이트 전극(51)을 절단할 필요가 있다. 그러나, 이러한 공정은, 공정수를 증가시키게 되기 때문에 생산수율 및 제작비용의 면에서 바람직하지 않다.
따라서, 본 발명의 목적은, 플라즈마로부터 주어지는 펄스상(狀)의 고전위에 의해 제작도중의 반도체장치가 파괴되는 것을 방지하는 기술을 제공하고, 또한, 특별한 제작공장을 추가함이 없이 상기 기술을 실현하는데 있다.
본 발명의 일 양태에 따르면, 제1 배선을 형성하는 공정과, 그 제1 배선상에 절연층을 형성하는 공정과, 그 절연층상에 상기 제1 배선에 접촉하는 제2 배선 또는 전극을 형성하는 공정과, 콘택트부를 사용하여 상기 제1 배선을 분단(分斷)하는 공정을 포함하는 반도체장치 제작방법이 제공된다.
본 발명의 다른 양태에 따르면, 제1 배선을 형성하는 공정과, 그 제1 배선상에 절연층을 형성하는 공정과, 그 절연층상에 상기 제1 배선에 접촉하는 도전성 재료를 형성하는 공정과, (개구부의 바닥부분에서)콘택트부를 통하여 상기 제1 배선을 분단하는 공정을 포함하는 반도체장치 제작방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 다층 배선이 형성되는 경우에는, 상층 배선 또는 전극의 패터닝을 사용하여 하층 배선을 분단한다.
본 발명의 또 다른 양태에 따르면, 다층 배선이 형성되는 경우에는, 상층 배선 또는 전극에 대한 개구부를 형성하여 하층 배선을 분단한다.
본 발명의 또 다른 양태에 따르면, 박막트랜지스터의 게이트 전극을 형성하는 동시에, 그 게이트 전극을 구성하는 재료로 된 배선을 형성하는 공정과, 상기 게이트 전극 및 상기 배선을 덮는 제1 절연막을 형성하는 공정과, 상기 박막트랜지스터의 소스영역과 상기 배선의 일부에 달하는 개구부를 상기 제1 절연막을 형성하는 공정과, 상기 소스영역에 접촉하는 전극 및/또는 배선을 형성하는 동시에, 상기 배선의 일부에 접촉하는 더미(dummy) 전극을 형성하는 공정과, 상기 소스영역에 접촉하는 전극 및/또는 배선과 상기 더미 전극을 덮는 제2 절연막을 형성하는 공정과, 상기 박막트랜지스터의 드레인영역에 달하는 개구부와 상기 더미 전극에 달하는 개구부를 상기 제1 절연막 및 상기 제2 절연막에 형성하는 공정과, 상기 드레인영역에 접촉하는 전극 및/또는 배선(화소전극)을 형성하는 공정과, 상기 더미 전극 및 상기 배선의 일부를 제거하는 공정을 포함하는 반도체장치 제작방법이 제공된다.
상기 구성에서, 박막트랜지스터의 게이트 전극과 드레인 전극이 배선을 이용하여 전기적으로 접속된다. 이러한 구성은, 성막 또는 에칭시에 플라즈마로부터 주어지는 펄스상 전위에 의한 반도체장치의 파괴 문제를 해결할 수 있다.
또한, 상기 구성에서, 배선이 최종단계에서 분단된다. 이러한 분단공정은 제작공정을 복잡하게 하지 않고 행해질 수 있다.
또한, 상기 구성에서, 배선이 양극산화시의 전류공급용 배선으로서 사용되는 경우, 양극산화 후에 이러한 배선을 분단하는 것이 특별한 공정을 필요로 함이 없이 행해질 수 있다.
본 발명의 또 다른 양태에 따르면, 절연물의 표면상에 제1 배선을 형성하는 공정과, 상기 제1 배선상에 제1 절연막을 형성하는 공정과, 상기 제1 배선이 분단될 부분에서 상기 제1 절연막에 개구부를 형성하는 공정과, 상기 제1 배선에 접촉하는 금속부를 상기 개구부에 형성하는 공정과, 상기 금속부를 덮는 제2 절연막을 형성하는 공정과, 상기 금속부를 노출시키는 개구부를 상기 제2 절연막에 형성하는 공정과, 상기 제2 절연막상에 전극을 구성하는 도전막을 형성하는 공정과, 상기 도전막의 패터닝시에 상기 금속부와 그 금속부 아래의 상기 제1 배선을 제거하는 공정을 포함하는 반도체장치 제작방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 게이트 전극 및 게이트 배선을 형성하는 동시에, 상기 게이트 전극 및 게이트 배선을 구성하는 재료와 동일한 재료로 된 배선을 형성하는 공정과, 그 공정 후에 제1 절연막을 형성하는 공정과, 상기 제1 절연막에 개구부를 형성하는 동시에, 상기 배선에 접촉하는 금속부를 형성하는 공정과, 상기 금속부를 덮는 제2 절연막을 형성하는 공정과, 상기 금속부에 달하는 개구부를 상기 제2 절연막에 형성하는 공정과, 상기 제2 절연막상에 화소전극을 형성하는 공정과, 상기 화소전극의 패터닝시에 상기 개구부를 통해 상기 금속부를 제거하고, 또한, 상기 금속부 아래의 상기 배선을 제거하여, 상기 배선을 분단하는 공정을 포함하는 반도체장치 제작방법이 제공된다.
여기서, 상기 배선의 제거는 배선을 완전히 분단하도록 행해져야 한다.
본 발명에 따르면, 박막트랜지스터의 게이트 배선과 소스 배선을 접속하여 두고, 최종단계에서 절단(분단)하는 것에 의해, 각종 절연막 또는 도전막을 형성할 때의 플라즈마의 영향으로 인한 게이트 절연막의 파괴를 방지할 수 있다. 즉, 플라즈마의 영향에 의해 게이트 배선과 소스 배선이 순간적으로 상이한 전위를 가지게 될 때 그 전위차로 인해 게이트 절연막이 파괴되는 것을 방지할 수 있다.
또한, 게이트 배선과 소스 배선을 접속하여 두고, 최종단계에서 분단하는 기술로서 하기의 기술을 채용하는 경우, 마스크를 증가시키지 않고, 또한 특별한 복잡한 구성을 증가시키지 않고 상기한 작용효과를 얻을 수 있다.
즉, 도 1∼도 3에 나타낸 바와 같이, 최종적으로 분단될 배선(제1 층 배선)(107, 108)에 층간절연막의 형성시 마다 개구부를 형성하고, 전극으로서 기능하지 않는 더미 전극(126, 127, 128)을 형성한다. 그리고, 도 3A 및 도 3B에 나타낸 바와 같은 최종 전극(136)을 패터닝할 때, 더미 전극(126∼128)에 개구부를 형성하고, 그 개구부를 통해 배선(107, 108)을 분단한다.
이렇게 하는 것으로, 전극(136)을 패터닝할 때, 동시에 배선(107, 108)의 소정 부분을 동시에 분단할 수 있다.
또한, 이 공정은 양극산화를 행할 때 이용되는 전류공급용 배선을 분단하는 기술로서 매우 유용한 기술이다. 즉, 특별한 마스크를 사용하지 않고, 전류공급용 배선을 분단하는 것이 가능하다.
도 1a∼도 1d는 본 발명의 일 실시예에 따른 액티브 매트릭스형 액정표시장치의 제작공정을 나타내는 도면.
도 2a∼도 2c는 액티브 매트릭스형 액정표시장치의 제작공정을 나타내는 도면.
도 3a 및 도 3b는 액티브 매트릭스형 액정표시장치의 제작공정을 나타내는 도면.
도 4는 액티브 매트릭스형 액정표시장치의 제작공정을 나타내는 도면.
도 5는 도 3b의 선 A-A'에 따른 단면도.
도 6은 액티브 매트릭스형 회로의 개략 평면도.
도 7a 및 도 7b는 배선 형상의 일 예를 나타내는 도면.
도 8a∼도 8d는 본 발명의 다른 실시예에 따른 액티브 매트릭스형 액정표시장치의 제작공정을 나타내는 도면.
도 9a∼도 9c는 액티브 매트릭스형 액정표시장치의 제작공정을 나타내는 도면.
도 10a 및 도 10b는 액티브 매트릭스형 액정표시장치의 제작공정을 나타내는 도면.
도 11은 액티브 매트릭스형 액정표시장치의 제작공정을 나타내는 도면.
도 12a 및 도 12b는 종래의 박막트랜지스터 제작공정을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : 산화규소막(게이트 절연막) 101 : 유리기판
102 : 활성층 103∼105 : 레지스트 마스크
106 : 게이트 전극 107 : 단락용 배선의 일부
108 : 전류공급용 배선의 일부 109∼111 : 다공질 양극산화막
112∼114 : 치밀한 양극산화막 118 : 소스영역
119, 121 : 저농도 불순물영역 120 : 채널형성영역
122 : 드레인영역 123 : 제1 층간절연막
124 : 소스 전극 125 : 게이트 전극
126∼128 : 더미(dummy) 전극 129 : 제2 층간절연막
130∼133 : 콘택트 홀 134 : 외부 인출 단자
135 : ITO 막 136 : 화소전극
138 : BM(블랙 매트릭스)
[실시예 1]
본 실시예는 액티브 매트릭스형 액정표시장치의 화소영역의 제작공정을 나타낸다. 본 실시예에 나타내는 구성에 있어서는, 낮은 OFF 전류 특성을 달성하기 위해, 저농도 불순물영역을 가지는 박막트랜지스터를 각 화소영역에 배치한다.
도 1∼도 4는 본 실시예의 제작공정을 나타낸다. 먼저, 도 1A에 나타낸 바와 같이, 유리기판(101)상에 플라즈마 CVD법 또는 스퍼터링법에 의해 하지막(下地膜)(도시되지 않음)을 3000 Å의 두께로 성막한다. 여기서는, 하지막으로서 산화 규소막을 사용하였다. 또한, 기판(101)으로서는 석영기판을 사용할 수도 있다.
다음에, 박막트랜지스터의 활성층(102)을 구성하기 위한 출발막이 되는 비정질 규소막(도시되지 않음)을 플라즈마 CVD법 또는 감압 열 CVD법에 의해 500 Å의 두께로 성막하고, 그 다음, 이 비정질 규소막을 가열 및/또는 레이저광 조사에 의해 결정화시켜, 결정성 규소막(도시되지 않음)을 얻는다.
여기서는, CVD법으로 성막된 비정질 규소막을 가열 또는 레이저광 조사에 의한 어닐에 의해 결정화시키는 기술을 나타내었으나, 감압 열 CVD법이나 플라즈마 CVD법에 의해 결정성을 가지는 규소막을 직접 성막할 수도 있다.
그리고, 상기 공정에서 결정화된 결정성 규소막을 패터닝하여, 도 1A에 나타낸 바와 같은 박막트랜지스터의 활성층(102)을 얻는다. 여기서, 패터닝을 행하기 위한 제1 마스크가 이용된다.
다음에, 게이트 절연막으로서 기능하는 산화규소막(100)을 플라즈마 CVD법에 의해 1000 Å의 두께로 성막한다.
그리고, 제1층 배선을 구성하기 위한 알루미늄막(도시되지 않음)을 스퍼터링법이나 전자빔 증착법으로 성막한다. 도 1A에서 부호 106, 107, 108로 나타내어진 패턴이 나중에 형성되어, 제1 층 배선을 완성한다.
이 알루미늄막에는, 후의 공정에서의 힐록(hillock)이나 휘스커(whisker)의 발생을 억제하기 위해 Sc 또는 Y, 및 란타노이드와 악티노이드로부터 선택된 한 종류 또는 다수 종류의 원소를 첨가할 수 있다. 여기서는, Sc을 0.1 중량% 첨가하였다.
힐록 또는 휘스커는, 알루미늄막을 300℃ 이상의 온도로 가열한 경우나 알루미늄막에 레이저광 조사를 행한 경우에 그 알루미늄막의 표면에 형성되는 바늘이나 가시와 같은 돌기물이다.
그 알루미늄막이 형성된 후, 그 알루미늄막의 표면에 매우 얇은 치밀한 양극 산화막(도시되지 않음)을 형성한다. 이 양극 산화막은, 후의 공정에서 상기 알루미늄막상에 배치되는 레지스트 마스크(103, 104, 105)의 밀착성을 향상시키는 작용을 한다.
이 양극 산화막은, 3%의 주석산을 함유하는 에틸렌 글리콜 용액을 암모니아수로 중화시킨 것을 전해용액으로 사용하여 형성된다. 즉, 이 양극 산화는 그 전해용액중에서 알루미늄막을 양극으로 하고 백금을 음극으로 하여 행해진다.
여기서 성막되는 양극 산화막은 치밀한 막질(膜質)을 가지며, 그의 막두께는 인가전압에 의해 제어될 수 있다. 여기서는, 그 막두께를 150 Å으로 하였다.
그 다음, 알루미늄막상에 레지스트 마스크(103∼105)를 배치한다. 치밀한 양극산화막(도시되지 않음)이 알루미늄막상에 형성되어 있기 때문에, 레지스트 마스크는 간격없이 알루미늄막에 밀착될 수 있다. 레지스트 마스크의 형성에 제2 마스크가 이용된다.
다음에, 레지스트 마스크(103∼105)를 이용하여 패터닝을 행함으로써, 게이트 전극(106), 이 게이트 전극으로부터 연장된 게이트 배선(도시되지 않음), 후의 공정에서 상기 게이트 배선과 소스 배선을 접속하기 위한 단락용 배선의 일부(107), 및 후의 공정에서 게이트 전극에 대한 양극산화를 행할 때 전류를 공급하기 위한 전류공급용 배선의 일부(108)를 형성한다. 이렇게 하여, 도 1A에 나타낸 상태가 얻어진다.
다음에, 도 1B에 나타낸 바와 같이, 레지스트 마스크를 배치한 상태에서, 다공질 양극 산화막(109, 110, 111)을 형성한다.
이 다공질 양극 산화막은 3% 수산 수용액을 전해용액으로 사용하여 형성된다. 구체적으로는, 도 1A의 공정에서 형성된 제1 층 배선(부호 106, 107, 108로 나타낸 패턴)을 양극으로 하고 백금을 음극으로 하여 상기 수용액중에서 양 전극 사이에 전류를 흘려보냄으로써 양극산화를 행한다.
이때, 알루미늄으로 된 각 패턴의 상부에는 레지스트 마스크가 배치되어 있기 때문에, 전해용액이 알루미늄 패턴의 상면에는 접촉하지 않는다. 그래서, 양극 산화는 각 알루미늄 패턴의 측면에서만 진행된다. 이 양극산화는 전류를 공급하기 위한 배선(그의 일부가 부호 108로 나타내어져 있다)을 통해 전류를 공급함으로써 행해진다. 이 전류공급용 배선은, 양극산화시 액티브 매트릭스 영역의 양 단부 사이에서 발생하는 전압 강하에 의해 양극산화막의 막 두께가 상이하게 되는 것을 방지하는데 이용된다. 특히, 액정 패널이 대면적화하는 경우에는, 이 전류공급용 배선을 이용하는 것이 필요하다.
다공질 양극산화막의 성장거리는 양극산화 시간에 의해 제어될 수 있다. 이 다공질 양극산화막의 성장거리는 약 3000 Å∼10000 Å 사이에서 선택될 수 있다. 여기서는, 다공질 양극산화막의 막 두께(성장거리)를 5000 Å으로 하였다. 이 다공질 양극산화막의 성장거리에 의해, 후의 공정에서 형성되는 저농도 불순물영역의 크기를 대략 결정할 수 있다.
이 다공질 양극산화막은, 저농도 불순물영역(일반적으로 LDD 영역이라 부르는 영역)을 형성하고, 제1 층 배선과 제2 층 배선의 입체교차부에서의 불량발생을 억제하도록 작용한다.
도 1B에서 부호 109, 110, 111로 나타내어진 다공질 양극산화막을 형성한후, 레지스트 마스크(103, 104, 105)(도 1B에는 도시되지 않음)을 제거한다.
다음에, 치밀한 막질을 가지는 양극 산화막(112, 113, 114)을 다시 형성한다. 이 치밀한 양극 산화막은 힐록이나 휘스커의 발생을 억제하는데 매우 큰 효과가 있다.
이 치밀한 양극 산화막(112, 113, 114)은 3%의 주석산을 함유하는 에틸렌 글리콜 용액을 암모니아수로 중화시킨 것을 전해용액으로 사용하여 형성된다. 이 공정에서는, 다공질 양극산화막(109, 110, 111)내로 전해용액이 침입하기 때문에, 치밀한 양극산화막(112, 113, 114)은 잔존한 알루미늄으로 된 전극 및 배선(부호 106∼108로 나타내어짐)의 상면 및 측면에 형성된다.
또한, 이 양극산화에 있어서도, 양극산화용 전류를 공급하기 위한 배선(그의 일부가 부호 108로 나타내어짐)을 사용하여 양극산화시의 전류를 공급한다. 이것은, 형성되는 양극산화막의 막 두께를 전체적으로 균일하게 하도록 전압강하의 영향을 시정하는데 적합하다.
이 치밀한 양극산화막(112, 113, 114)의 두께는 800Å으로 한다. 이 치밀한 양극산화막의 두께를 두껍게(예를 들어, 2000Å 이상) 하면, 후에 오프셋 영역을 활성층에 그 두께분 만큼 형성할 수 있다. 그러나, 치밀한 양극산화막을 두껍게 형성하기 위해서는, 인가전압을 200V 이상(2000Å 이상의 막 두께를 얻기 위해서는)으로 높게 하여야 하므로, 작업의 재현성 및 안전성의 점에서 바람직하지 않다. 따라서, 여기서는, 힐록 및 휘스커의 발생을 억제하고 내압(耐壓)을 향상시키는 효과를 얻기 위해, 이 치밀한 양극산화막의 두께를 800Å으로 하였다.
이 공정에서, 도 1B에 나타낸 바와 같은 게이트 전극 및 게이트 배선(106)이 형성된다. 이 게이트 전극 및 게이트 배선(106)의 단면 크기는 양극산화에 의해, 도 1A에서 106으로 나타낸 형상과 비교하여 감소된다.
치밀한 양극산화막(113, 114)과 다공질 양극산화막(110, 111)은 게이트 배선과 소스 배선을 접속하는 단락용 배선의 일부(107)와, 양극산화시 게이트 전극에 전류를 공급하는 전류공급용 배선의 일부(108) 주위에 형성된다. 따라서, 이들 배선의 단면 크기는 양극산화에 의해 감소된다. 이렇게 하여, 도 1B에 나타낸 바와 같은 상태가 얻어진다.
다음에, 노출된 산화규소막(100)을 제거한다. 노출된 산화규소막(100)을 제거하는 것은, 박막트랜지스터의 활성층(102)에 저농도 불순물영역을 형성하기 위한 것이다. 이렇게 하여, 도 1C에 나타낸 바와 같은 상태가 얻어진다. 이 상태에서, 부호 115, 116, 117로 나타낸 부분에 산화규소막이 잔존한다.
다음에, 다공질 양극산화막(109∼111)을 제거한다. 다공질 양극산화막은 인산, 초산 및 질산의 혼합산을 사용하여 부분적으로 제거될 수 있다.
이렇게 하여, 도 1D에 나타낸 바와 같은 상태가 얻어진다. 도 1D에 나타낸 바와 같은 상태를 얻은 후, 불순물 이온을 주입하여 박막트랜지스터의 소스영역 및 드레인영역을 얻는다. 여기서는, P(인) 이온들 주입하여 N채널형을 형성한다. N채널형이 아닌 P채널형 박막트랜지스터를 형성하기 위해서는 B(붕소) 이온을 주입할 수 있다.
이 공정에서, 소스영역(118) 및 드레인영역(122)이 자기정합적으로 형성되고, 또한, 부호 119 및 121로 나타낸 저농도 불순물영역이 자기정합적으로 형성된다. 채널형성영역(120)과 드레인영역(122) 사이에 형성된 저농도 불순물영역(121)이 통상 LDD(lightly doped drain) 영역이라고 불리는 영역이 된다.(도 1D)
이 저농도 불순물영역은 낮은 오프 전류 특성을 가지는 박막트랜지스터를 얻는데 매우 유용한 구성으로 된다. 특히, 액티브 매트릭스 영역의 화소에 배치되는 박막트랜지스터는 낮은 오프 전류 특성이 요구되기 때문에, 낮은 오프 전류 특성을 나타내기 위해 저농도 불순물영역을 제공하는 것이 유용하다. 저농도 불순물영역은 또한 박막트랜지스터의 특성 열화를 방지하는 기능도 가진다.
불순물 이온 주입후, 레이저광을 조사함으로써, 주입된 불순물 이온을 활성화시키고, 이온 주입에 의해 손상된 영역을 어닐한다. 이때, 앞서 형성된 치밀한 양극산화막(112, 113, 114)의 작용에 의해, 게이트 전극(106) 및 배선(107, 108)에 힐록 및 휘스커가 발생하는 것을 방지할 수 있다.
다음에, TEOS 가스를 원료로 한 플라즈마 CVD법에 의해, 제1 층간절연막(123)으로서 기능하는 산화규소막을 4000 Å의 두께로 성막한다.(도 2A).
제1 층간절연막(123)으로서, 질화규소막 또는 산화질소규소막을 사용할 수도 있다. 질화규소막은 암모니아를 원료가스로 한 플라즈마 CVD법에 의해 형성될 수 있고, 산화질화규소막은 TEOS 및 N2O 가스를 사용한 플라즈마 CVD법에 의해 형성될 수 있다.
또한, 제1 층간절연막(123)으로서는, 산화규소막, 질화규소막 및 산화질화규소막으로부터 선택된 복수 종류의 막을 적층한 적층막을 사용하여도 좋다.
제1 층간절연막(123)을 형성한 후, 콘택트 홀을 형성한다. 이 공정에서, 제 3마스크가 이용된다. 이렇게 하여, 도 2A에 나타낸 바와 같은 상태가 얻어진다.
다음에, 티탄막과 알루미늄막과 티탄막의 3층 막으로 된 제2 층 전극 및 배선(보통 제2 층 배선이라고 부른다)을 형성한다. 티탄막은 단지 양호한 콘택트를 얻기 위해 사용되기 때문에, 그의 두께는 수 백 Å 이하일 수 있다. 이 공정에서, 제4 마스크가 이용된다.(도 2B)
제2 층 배선으로서는, 단지 알루미늄막의 단층 막을 이용하여도 좋다. 그러나, 다른 전극 또는 배선과의 양호한 콘택트를 얻기 위해, 본 실시예에서는 티탄막과 알루미늄막과 티탄막의 3층 막을 이용하였다.
티탄막과 알루미늄막의 에칭에는, 각기 다른 에천트를 사용할 필요가 있다. 본 실시예에서는, 티탄막의 에칭에는 암모니아수를 사용하고, 알루미늄막의 에칭에는 알루미늄 혼합산을 사용하였다.
이렇게 하여, 도 2B에 나타낸 바와 같은 상태가 얻어진다. 도 2B에서 부호 124로 나타낸 것이 소스 전극 및 소스 배선이고 125로 나타낸 것이 게이트 전극이다. 도 2 에는 나타내지 않았지만, 게이트 전극(125)은 게이트 배선(도시되지 않음)으로부터 연장하는 상태로 형성되어 있다. 124 및 125로 나타낸 배선 및 전극이 제2 층 배선이 된다.
또한, 이 공정에서, 후의 분단(分斷)공정에서 사용되는 더미(dummy) 전극(126, 127, 128)이 형성된다.
도면으로부터 명백하지는 않지만, 제2 층 배선인 소스 전극(124)과 게이트 전극(125)은, 일부가 107로 나타내어진 단락용 배선을 통해 접속된 상태로 된다. 이러한 구성으로 하는 것으로, 소스 전극(124)과 게이트 전극(125) 사이의 전위차를 제거하는 것이 가능하다.
또한, 소스 전극(124)은 제1 층간절연막(123)을 사이에 두고 양극산화시의 전류공급용 배선(108) 위에서 교차하도록 배치된다.
또한, 도 2B는, 전극이나 배선으로서는 기능하지 않으나 후의 분단공정에서 사용되는 더미 전극(편의상 전극이라고 부른다)(126, 127, 128)을 나타낸다. 이 더미 전극은 배선(107, 108)을 분단하는 최종 공정에서 기능한다.(도 2B)
다음에, 제2 층간절연막(129)을 성막한다. 본 실시예에서는, 제2 층간절연막(129)로서 두께 4000 Å의 산화규소막을 플라즈마 CVD법으로 성막하였다. 제2 층간절연막(129)로서는, 질화규소막, 산화질화규소막 또는 이들 절연막과 산화규소막의 적층막을 시용할 수도 있다.
제2 층간절연막(129)의 성막에서, 소스 전극(124)과 게이트 전극(125)은 단락용 배선(107)을 통해 단락된 상태로 되어 있다. 따라서, 플라즈마의 영향으로 인한 소스 전극(124)과 게이트 전극(125) 사이의 전위차의 발생을 회피할 수 있다. 그래서, 소스 전극(124)과 게이트 전극(125) 사이에서 전위차가 일어나는 것에 의해 게이트 절연막(산화규소막)(115)이 정전파괴되는 것을 방지할 수 있다.
다음에, 부호 130, 131, 132, 133으로 나타낸 콘택트 홀을 형성한다. 이때, 제5 마스크가 이용된다. 이렇게 하여, 도 2C에 나타낸 바와 같은 상태가 얻어진다. 여기서, 부호 130은 드레인영역에 대한 콘택트 홀이고, 131은 배선(107)을 분단하는데 사용되는 개구부이며, 132 및 133은 배선(108)을 분단하는데 사용되는 개구부이다.
이 공정에서, 소스 전극 및 소스 배선(124)의 단부(134)의 표면을 노출시킨다. 이 부분은 후에 외부 인출 단자가 된다. 실제로는, 이 소스 배선은 액티브 매트릭스 회로를 구동하는 주변구동회로에 접속되어 있고, 이 주변회로의 외부 단자가 134로 나타낸 부분이 된다. 도 2에서는, 번잡하게 되는 것을 피하기 위해 주변구동회로는 도시되지 않았다.
다음에, 도 3A에 나타낸 바와 같이, 화소전극을 구성하는 ITO 막(135)을 스퍼터링법으로 성막한다. 그리고, ITO 막(135)을 패터닝하여 화소전극(136)을 형성한다. 이때, 제6 마스크가 이용한다.(도 3B)
화소전극(136)의 형성에서, 불필요하게 되는 ITO 막(135)을 제거한 후, 제2 층 배선인 부호 126, 127, 128로 나타낸 전극(더미 전극)을 에칭하고, 또한, 부호 107 및 108로 나타낸 제1 층 배선의 일부도 에칭하여 제거한다.
즉, 부호 131, 132, 133으로 나타낸 개구부에서, 제2 층 배선과 제1 층 배선을 동시에 제거한다. 그 결과, 131, 132, 133으로 나타낸 개구부에서, 배선(107, 108)이 분단(절단)된다.
이때, 제2 층 배선이 티탄막과 알루미늄막의 적층막이기 때문에, 각각의 막에 대한 에천트를 변화시켜 에칭을 행하는 것이 필요하다.
이렇게 하여, 도 3B에 나타낸 바와 같은 상태가 얻어진다. 이 공정은 화소 전극을 형성하는 패터닝과 동시에 행해지기 때문에, 새로운 마스크를 사용하지 않아도 된다. 즉, 제작공정의 복잡화를 피할 수 있다.
이와 같이 제1 층 배선과 제2 층 배선을 동시에 제거하는 이유는 산화규소막과 같은 절연막에 대하여 금속재료만을 선택적으로 제거할 수 있기 때문이다.
또한, 이 공정과 동시에, 소스 전극(124)으로부터 연장하는 액정 패널의 인출 전극부(134)의 표면상에 ITO 막(137)을 잔존시킨다. 이 ITO 막은, 인출 전극부에 접촉하는 금속 배선 또는 도전 패드와 콘택트부와의 사이에서 부식이나 상호확산이 일어나지 않도록 하기 위한 버퍼층으로서 기능한다.
또한, 양극산화시의 전류공급용 배선(108)이 132와 133으로 나타낸 부분에서 절단되어 있는 것이 중요하게 된다.
후의 공정에서 액정 패널의 조립시에, 제2 층간절연막을 덮는 러빙용 수지막이 형성되고, 액정을 배향시키기 위한 러빙이 실시된다. 이때, 배선(108)은 전기적으로 뜬(floating) 상태로 된다. 이 상태에서는, 러빙시 발생하는 정전기에 의해 해로운 영향이 일어날 우려가 있다.
그러나, 본 실시예에서 나타낸 바와 같이, 132, 133으로 나타낸 부분에서 배선(108)이 분단되기 때문에, 정전기의 영향을 억제하는 것이 가능하다.
도 3B에서는, 배선(107)과 배선(108)의 분단부가 각각 1개소와 2개소이지만, 그 분단 개소를 적절히 설정할 수 있다.
도 5는 도 3B의 선 A-A'를 따라 취한 단면도를 나타내는 도면이다. 도 5에 나타낸 바와 같이, 소스 배선(124)은 양극산화시의 전류공급용 배선(108) 위에 걸쳐 있어 입체배선의 상태로 된다. 이때, 배선(108)의 부분(도 5에서 501로 나타낸)은 다공질 양극산화막의 형성으로 인하여 계단 형상을 가진다.
따라서, 제1 층간절연막(123)의 부분(도 5에서 502로 나타낸)의 표면을 매끄럽게 하는 것이 가능하다. 그 결과, 소스 배선(124)이 502의 부분에서 절단되는 것을 방지할 수 있다.
도 3B에 나타낸 상태를 얻은 후, BM(블랙 매트릭스)를 구성하는 수지재료를 도포한다. 제7 마스크를 이용하여 상기 수지재료를 패터닝한다. 그리하여, 화소 전극(136)을 제외하고 BM(138)로 덮혀진 액정 패널을 구성하는 한쪽의 기판이 완성된다.(도 4)
BM(138)의 형성에 있어서, 131, 132, 133으로 나타낸 개구부는 BM를 구성하는 재료로 채워진다. BM를 구성하는 재료는 수지재료이기 때문에, 각 개구부를 BM를 구성하는 재료로 채우는 것은 높은 신뢰성을 얻는데 효과적이다.
본 실시예에서는, 에칭이 습식 에칭으로서 행해졌으나, 건식 에칭이 사용될 수도 있다.
[실시예 2]
본 실시예는, 도 1∼도 4에 나타낸 구조를 위에서 본 상태의 일 예를 나타낸다. 도 6은 액티브 매트릭스형 액정 패널의 액티브 매트릭스 회로의 일부분을 나타낸다. 도 6에는, 소스 배선 및 게이트 배선에 구동 신호를 보내기 위한 주변구동회로는 나타내어져 있지 않다.
도 6에 나타낸 구성에서는, 게이트 배선(125)과 소스 배선(124)은 단락용 배선(107)을 통해 단락되어 있다. 이 단락용 배선은 도 3B에 나타낸 공정에서 개구부(131)에서 분단된다.
또한, 양극산화시에 사용되는 전류공급용 배선(108)은 도 3B에 나타낸 공정에서 개구부(132, 133)에서 분단된다. 그리고, 분단된 부분들 위에서 층간절연막(123)을 사이에 두고 소스 배선(124)이 교차한다.
[실시예 3]
본 실시예는 도 3B에 나타난 개구부(132, 133)에서 분단된 제1 층 배선의 형상에 관한 것이다. 예를 들어, 부호 108로 나타낸 배선은 양극산화 완료 후에는 불필요하게 된다. 그러나, 제1 층간절연막(123) 및 제2 층간절연막(129)의 성막시에 길게 연장된 배선(108)을 통해 국부적인 방전이상(異常)에 기인하는 펄스 전류가 흐를 우려가 있다.
제1 층간절연막(123)이나 제2 층간절연막(129)의 성막시에는, 배선(108)은 각 게이트 전극에 접속된 상태로 되어 있다. 따라서, 배선(108)에 펄스 전류가 흐르면, 각 게이트 전극에 펄스 전압이 인가되는 상태로 된다.
그래서, 본 실시예에 나타낸 구성에 있어서는, 도 7에 나타낸 바와 같이, 배선(108)을 그의 분단 부분에서 U자형으로 형성하고, 이 부분에서 펄스 전류를 소거 또는 감쇠시키는 구성으로 하는 것을 특징으로 한다. 도 7A는 분단 전의 상태를 나타내고, 도 7B는 분단 후의 상태를 나타낸다.
이 U자형의 배선부분은 개구부(132, 133)(도 3B에 나타낸 개구부분)에서 제거된다. 이러한 구성으로 하면, 개구부(132, 133)를 크게 할 필요가 있으나, 최종적으로 충전되는 BM재료의 점성 등을 고려하면, 그렇게 큰 개구부로 하는 것은 오히려 바람직하다고 할 수 있다.
[실시예 4]
본 실시예는 도 1∼도 4에 나타낸 제작공정을 변형한 예이다. 본 실시예의 제작공정이 도 8∼도 11에 나타내어져 있다. 본 실시예의 특징은, 도 9C에 나타낸 공정에서 형성되는 개구부(931∼933)(도 2C의 개구부(131∼133)에 상응한다)를 형성한 후에, 도 10B에 나타낸 바와 같이 그 개구부보다 더 큰 개구부(1031∼1033)를 형성하는 것이다. 다른 제작조건 등에 관해서는 실시예 1의 경우와 동일하다.
[실시예 5]
본 실시예는, 도 1B에 나타낸 공정에서 치밀한 양극산화막(112, 113, 114)을 형성하지 않는 경우의 예이다. 치밀한 양극산화막의 제거로 인하여 불량이 발생할 우려가 있기 때문에, 힐록 또는 휘스커의 발생을 억제할 수 있는 경우에는 그 치밀한 양극산화막을 이용하지 않는 편이 바람직하다.
그래서, 본 실시예에서는, 도 1B에 나타낸 공정에서 치밀한 양극산화막(112, 113, 114)을 형성하지 않고, 도 1D에 나타낸 불순물 이온 주입후에 두께 100∼500Å의 질화규소막(도시되지 않음)을 형성하는 것을 특징으로 한다.
이 질화규소막의 형성후에, 레이저광을 조사하여 그 막을 활성화시킨다. 이에 따라, 질화규소막이 배리어(barrier)로 되어, 힐록 또는 휘스커의 발생을 억제할 수 있다. 그 후에, 제1 층간 절연막을 형성하면 좋다. 이 경우, 제1 층간 절연막은 필연적으로 다층막이 된다.
상기한 바와 같이, 본 발명에 따르면, 플라즈마로부터 주어지는 펄스상(狀)의 고전위에 의해 제작 도중의 반도체장치가 파괴되는 것을 방지할 수 있다. 또한, 새로운 마스크를 필요로 함이 없이 불필요한 배선의 분단을 행할 수 있다.

Claims (22)

  1. 박막트랜지스트의 게이트 전극을 형성하는 동시에, 그 게이트 전극을 구성하는 재료로 된 배선을 형성하는 공정과; 상기 게이트 전극 및 상기 배선을 덮는 제1 절연막을 형성하는 공정과; 상기 박막트랜지스터의 소스영역과 상기 배선의 일부에 달하는 개구부들을 상기 제1 절연막을 형성하는 공정과; 상기 소스영역에 접촉하는 전극을 형성하는 동시에, 상기 배선의 일부에 접촉하는 더미(dummy) 전극을 형성하는 공정과; 상기 소스영역에 접촉하는 상기 전극과 상기 더미 전극을 덮는 제2 절연막을 형성하는 공정과; 상기 박막트랜지스트의 드레인영역에 달하는 개구부와 상기 더미 전극에 달하는 개구부를 상기 제1 절연막 및 상기 제2 절연막에 형성하는 공정; 및 상기 드레인영역에 접촉하는 전극을 형성하는 동시에, 상기 더미 전극 및 상기 배선의 일부를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  2. 박막트랜지스트의 게이트 전극을 형성하는 동시에, 그 게이트 전극을 구성하는 재료로 된 배선을 형성하는 공정과; 상기 게이트 전극 및 상기 배선을 덮는 제1 절연막을 형성하는 공정과; 상기 박막트랜지스터의 소스영역과 상기 배선의 일부에 달하는 개구부들을 상기 제1 절연막을 형성하는 공정과; 상기 개구부들중 하나를 통해 상기 소스영역에 접촉하는 소스 전극을 형성하는 동시에, 상기 개구부들중 다른 하나를 통해 상기 배선의 일부에 접촉하는 더미 전극을 형성하는 공정과; 상기 소스 전극과 상기 더미 전극을 덮는 제2 절연막을 형성하는 공정과; 및 상기 제2 절연막의 구멍을 통해 상기 박막트랜지스터의 드레인영역에 접촉하는 드레인 전극을 형성하는 동시에, 상기 더미 전극과 및 상기 배선의 일부를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  3. 제 1항에 있어서, 상기 배선이 상기 박막트랜지스터의 게이트 전극과 상기 드레인영역을 전기적으로 접속하는 것을 특징으로 하는 반도체장치 제작방법.
  4. 제 1항에 있어서, 상기 제작방법이, 상기 게이트 전극의 형성 후에 상기 게이트 전극의 노출된 표면에 양극산화막을 형성하는 공정을 더 포함하고, 상기 배선이 상기 양극산화시에 전류를 공급하는데 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  5. 제 1항에 있어서, 상기 더미 전극의 제거에 의해 형성된 개구부를 BM(블랙 매트릭스)를 구성하는 수지재료로 채우는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  6. 절연물의 표면상에 제1 배선을 형성하는 공정과; 상기 제1 배선에 제1 절연막을 형성하는 공정과; 상기 제1 배선이 분단될 부분에서 상기 제1 절연막에 개구부를 형성하는 공정과; 상기 제1 배선상에 접촉하는 금속부를 상기 개구부에 형성하는 공정과; 상기 금속부를 덮는 제2 절연막을 형성하는 공정과; 상기 금속부를 노출시키는 개구부를 상기 제2 절연막에 형성하는 공정과; 상기 제2 절연막상에 전극을 구성하는 도전막을 형성하는 공정; 및 상기 도전막의 패터닝시에 상기 금속부와 그 금속부 아래의 상기 제1 배선을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  7. 게이트 전극 및 게이트 배선을 형성하는 동시에, 그 게이트 전극 및 게이트 배선을 구성하는 재료와 동일한 재료로 배선을 형성하는 공정과; 상기 공정 후에 제1 절연막을 형성하는 공정과; 상기 제1 절연막에 개구부를 형성하는 동시에, 상기 배선에 접촉하는 금속부를 형성하는 공정과; 상기 금속부를 덮는 제2 절연막을 형성하는 공정과; 상기 금속부에 달하는 개구부를 상기 제2 절연막에 형성하는 공정과; 상기 제2 절연막상에 화소전극을 형성하는 공정; 및 상기 화소전극의 패터닝시에 상기 개구부를 통하여 상기 금속부를 제거하고, 또한, 상기 금속부 아래의 상기 배선을 제거하여, 상기 배선을 분단하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  8. 기판 위에, 게이트 전극과 게이트 배선 및 단락용 배선을 포함하는 제1 배선을 형성하는 공정과; 상기 제1 배선 위에 제1 층간절연막을 형성하는 공정과; 상기 단락용 배선의 일부를 노출시키는 적어도 하나의 개구부를 상기 제1 층간절연막에 형성하는 공정과; 상기 개구부에서 상기 제1 층간절연막상에, 상기 단락용 배선을 통해 상기 게이트 전극 및 상기 게이트 배선에 전기적으로 접속되는 제2 배선을 형성하는 공정과; 플라즈마 공정을 사용하여 상기 제2 배선 위에 적어도 하나의 층을 형성하는 공정과; 상기 개구부에서 상기 제2 배선의 일부를 노출시키도록 상기 적어도 하나의 층의 일부를 제거하는 공정과; 상기 개구부에서 상기 단락용 배선의 일부를 노출시키도록 상기 제2 배선의 일부를 제거하는 공정; 및 상기 개구부에서 상기 단락용 배선을 절단함으로써 상기 단락용 배선을 분단하는 공정을 포함하는 것을 특징으로 하는 액티브 매트릭스장치 제작방법.
  9. 제 8항에 있어서, 상기 적어도 하나의 층이 절연막인 것을 특징으로 하는 액티브 매트릭스장치 제작방법.
  10. 기판 위에, 게이트 전극과 게이트 배선 및 단락용 배선을 포함하는 제1 배선을 형성하는 공정과; 상기 제1 배선 위에 제1 층간절연막을 형성하는 공정과; 상기 단락용 배선의 일부를 노출시키는 적어도 하나의 개구부를 상기 제1 층간절연막에 형성하는 공정과; 상기 개구부에서 상기 제1 층간절연막상에, 상기 단락용 배선을 통해 상기 게이트 전극 및 상기 게이트 배선에 전기적으로 접속되는 제2 배선을 형성하는 공정과; 상기 제2 배선 위에 제2 층간절연막을 형성하는 공정과; 상기 제1 층간절연막의 상기 개구부 위에서 상기 제2 층간절연막에 개구부를 형성하는 공정과; 상기 제2 층간절연막의 상기 개구부에서 상기 제2 층간절연막상에 제3 배선막을 형성하는 공정과; 상기 제2 층간절연막의 상기 개구부에서 상기 제2 배선의 표면을 노출시키도록 상기 제3 배선막의 일부를 제거하는 공정; 및 상기 제1 층간절연막의 상기 개구부에서 상기 단락용 배선의 표면을 노출시키도록 상기 제2 배선의 일부를 제거하고, 이어서, 상기 제1 층간절연막의 상기 개구부에서 상기 단락용 배선을 분단하는 공정을 포함하는 것을 특징으로 하는 액티브 매트릭스장치 제작방법.
  11. 제 10항에 있어서, 상기 제1 층간절연막이, 산화규소, 질화규소 및 산화질화규소로 이루어진 군으로부터 선택된 재료로 된 것을 특징으로 하는 액티브 매트릭스장치 제작방법.
  12. 제 10항에 있어서, 상기 제2 층간절연막이, 산화규소, 질화규소 및 산화질화규소로 이루어진 군으로부터 선택된 재료로 된 것을 특징으로 하는 액티브 매트릭스장치 제작방법.
  13. 동일한 도전막으로 형성된 게이트 전극과 단락용 배선을 가지는 적어도 하나의 박막트랜지스터를 형성하는 공정과; 상기 박막트랜지스터, 상기 게이트 전극 및 상기 단락용 배선 위에 제1 층간 절연막을 형성하는 공정과; 상기 단락용 배선의 일부와 상기 박막트랜지스터의 소스영역을 노출시키는 적어도 제1 및 제2 개구부를 상기 제1 층간절연막에 형성하는 공정과; 상기 제1 개구부를 통해 상기 소스영역에 접촉하는 소스 전극과, 그 소스 전극이 상기 게이트 전극에 전기적으로 접속되도록 상기 제2 개구부를 통해 상기 단락용 배선에 접촉하는 더미 전극을 상기 제1 층간절연막 위에 형성하는 공정과; 상기 소스 전극 및 상기 더미 전극 위에 제2 층간절연막을 형성하는 공정과; 상기 더미 전극의 일부를 노출시키는 제3 개구부를 상기 제2 층간절연막에 공정; 및 상기 제2 개구부에서 상기 더미 전극의 일부를 제거하고, 그 아래의 상기 단락용 배선의 일부를 제거함으로써, 상기 게이트 전극으로부터 상기 소스 전극을 전기적으로 분단하는 공정을 포함하는 것을 특징으로 하는 액티브 매트릭스장치 제작방법.
  14. 제 13항에 있어서, 상기 제1 층간절연막이, 산화규소, 질화규소 및 산화질화규소로 이루어진 군으로부터 선택된 재료로 된 것을 특징으로 하는 액티브 매트릭스장치 제작방법.
  15. 제 13항에 있어서, 상기 제2 층간절연막이, 산화규소, 질화규소 및 산화질화규소로 이루어진 군으로부터 선택된 재료로 된 것을 특징으로 하는 액티브 매트릭스장치 제작방법.
  16. 제 13항에 있어서, 상기 제2 층간절연막 위에, 상기 제2 층간절연막의 제4 개구부를 통해 상기 박막트랜지스터의 드레인영역에 접촉하는 화소전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 액티브 매트릭스장치 제작방법.
  17. 제 13항에 있어서, 상기 박막트랜지스터가 LDD 구조를 가지는 것을 특징으로 하는 액티브 매트릭스장치 제작방법.
  18. 제 1항에 있어서, 상기 박막트랜지스터가 LDD 구조를 가지는 것을 특징으로 하는 반도체장치 제작방법.
  19. 제 2항에 있어서, 상기 박막트랜지스터가 LDD 구조를 가지는 것을 특징으로 하는 반도체장치 제작방법.
  20. 제 2항에 있어서, 상기 배선이 상기 박막트랜지스터의 게이트 전극과 상기 드레인영역을 전기적으로 접속하는 것을 특징으로 하는 반도체장치 제작방법.
  21. 제 2항에 있어서, 상기 제작방법이, 상기 게이트 전극의 형성 후에 상기 게이트 전극의 노출된 표면에 양극산화막을 형성하는 공정을 더 포함하고, 상기 배선이 상기 양극산화시에 전류를 공급하는데 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  22. 제 2항에 있어서, 상기 더미 전극의 제거에 의해 형성된 개구부를 BM(블랙 매트릭스)를 구성하는 수지재료로 채우는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
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