JP2005099827A - 半導体装置およびその作製方法 - Google Patents

Abstract

【目的】 アクティブマトリクス型の液晶表示装置の作製過程において、プラズマから与えられるエネルギーによって不良が発生しないようにする。
【構成】 ゲイト配線１０１とソース配線１０２を作製段階において１０９で示す配線で短絡させておく。そして最終的に画素電極をパターニングする際に１０３の領域で配線１０９を分断する。こうすることにより、２つの配線は等電位となるので、急激な電位差の発生による不良の発生を防ぐことができる。また、最終工程において上層の導電パターンを利用して配線１０９を分断することで、工程を煩雑化することがない。
【選択図】 図１

Description

本明細書で開示する発明は集積化された薄膜半導体装置およびその作製方法に関する。また本明細書で開示する発明は、アクティブマトリクス型の液晶表示装置およびその作製方法に関する。

従来よりアクティブマトリクス型の液晶表示装置が知られている。これは、ガラス基板上に数十万個の単位で配置された画素電極のそれぞれに薄膜トランジスタを配置する構成を有している。画素電極のそれぞれに配置された薄膜トランジスタは、ぞれぞれの画素電極に出入りする電荷を制御する機能を有している。

また、画素電極に配置された薄膜トランジスタを駆動するための薄膜トランジスタ回路（ドライバー回路と称される）を同一ガラス基板上に集積化する構成も知られている。これは、周辺一体型のアクティブマトリクス型と称されている。

このようなアクティブマトリクス型の液晶表示装置を作製する場合、ガラス基板上に集積化された薄膜トランジスタのいくつかが動作不良になってしまう現象が見られる。

本発明者らは、この問題について鋭意研究した結果以下に示すような知見を得た。

アクティブマトリクス型の液晶表示装置のような集積化された半導体装置を作製する場合には、絶縁膜や配線の形成において、プラズマＣＶＤ法でスパッタ法による成膜やプラズマエッチングが利用されている。

図３にプラズマを生じさせた場合におけるイオンのエネルギー（相対値）とイオンの数（相対値）との概略の関係を示す。一般に図３の斜線に示すようなプラズマダメージを与える高エネルギーイオンが少なからず存在する。

一方、プラズマＣＶＤ法やスパッタ法を用いて成膜された絶縁膜は膜質が緻密でなく、その耐圧が数十Ｖ程度以下と低いという事実がある。また、利用される基板は、ほとんど完全な絶縁体であるガラスや石英であるので非常に帯電し易いという問題がある。

ここで図４に示すような状態を考える。図４（Ｂ）に示すのは、（Ａ）に示すような記号で示される薄膜トランジスタを作製する場合における一工程である。図４（Ｂ）は、層間絶縁膜３１を成膜している状況を示すものである。

ここでは、この層間絶縁膜３１をプラズマＣＶＤ法やスパッタ法で成膜する場合を想定する。この成膜時において当然図３に示すような高エネルギーを有するイオンが試料に衝突する。

一般にソース（Ｓ）電極とゲイト電極（Ｇ）との間は導通状態にはない。従って、局所的にではあるが、成膜中においてソース（Ｓ）電極とゲイト（Ｇ）電極の電位差が瞬間的に数十Ｖ〜数百Ｖに達してしまうような状態が実現されてしまう場合がある。

ソース電極とゲイト電極とは活性層３２とゲイト絶縁膜３０とを介して配置されている。一方、前述したようにＣＶＤ法やスパッタ法で成膜されたゲイト絶縁膜３０の耐圧は数十Ｖ以下である。従って、上記の状況においては、ゲイト絶縁膜３０が電気的に破壊してしまうことになる。

この結果、薄膜トランジスタは動作不良なものとなってしまう。この問題を解決するためには、絶縁膜３１の成膜時において、ソース電極とゲイト電極とが電気的にショートしていて、等電位になるようにしておけばよい。しかし、最終的な動作を行わせる状態においては、ソース電極とゲイト電極とが直接電気的にショートしていてはいけない。

そこで図４（Ｂ）に示すような工程においては、最終段階までソース電極とゲイト電極とを電気的にショートした状態とし、最終段階でソース電極とゲイト電極とを切断することが必要とされる。しかし、このような工程は、工程数を増やすことになる。工程数を増やすことは、生産歩留りの問題や生産コスト点から好ましいものではない。

本明細書で開示する発明は、図４（Ｂ）に示すような工程における半導体装置の破壊の問題を解決する技術を提供することを課題とする。即ち、プラズマから与えられるパルス状の高電位（これらの高電位は局所的にまた瞬間的に加わる）によって、作製途中の半導体装置が破壊してしまうことを防ぐ技術を提供することを課題とする。また上記技術を特別な作製工程の追加を行わずに実現することを課題とする。

本明細書で開示する発明の一つは、図２にその具体的な作製工程例を示すように、薄膜トランジスタのゲイト電極１０１に延在した第１の配線１００を形成する工程と、前記第１の配線上に第１の絶縁膜２０６を形成する工程と、前記絶縁膜上に前記薄膜トランジスタのソース領域２１１に接続された第２の配線１０２を形成する工程と、前記第２の配線上に第２の絶縁膜２０７を形成する工程と、前記第２の絶縁膜上に導電パターン２１４を形成する工程と、を有し、前記第１及び／または前記第２の配線には配線パターン（図６または図７参照）が形成されており、前記導電パターンを形成すると同時に前記第１及び／または前記第２の配線を切断（図２（Ｅ）参照）することを特徴とする。

上記構成において、各絶縁膜は多層に構成されたものであってもよい。

他の発明の構成は、図２にその具体的な作製工程例を示すように、アクティブマトリクス回路（図１参照）の作製工程であって、第１の配線１０１を形成する工程と、前記第１の配線上に第１の絶縁膜２０６を形成する工程と、前記第１の絶縁膜上に前記第１の配線に直交する第２の配線１０２を形成する工程と、
前記第２の配線上に第２の絶縁膜２０７を形成する工程と、前記第２の絶縁膜上に導電パターン２１４を形成する工程と、を有し、前記第１及び／または前記第２の配線には配線パターン（図６または図７参照）が形成されており、前記導電パターンを形成すると同時に前記第１及び／または前記第２の配線を切断（図２（Ｅ）参照）することを特徴とする。

他の発明の構成は、アクティブマトリクス回路を構成する配線を形成する工程と、前記配線上に絶縁膜を形成する工程と、前記絶縁膜上に導電パターンを形成する工程と、を有し、前記配線は配線パターンを有し、前記導電パターンの形成時に前記配線パターンを有した配線を切断することを特徴とする。

この構成は、例えば、図１の１００や１１４で示される短絡配線に図６または図７に示すような配線パターンが形成されたものとした場合に、画素電極２１４（図２参照）のパターニングの際にこの配線パターンをマトリクス状に配置された配線１０１や１０２から切り離す場合のものである。

他の発明の構成は、アクティブマトリクス回路を構成する配線を形成する工程と、前記配線上に絶縁膜を形成する工程と、前記絶縁膜上に導電パターンを形成する工程と、を有し、前記配線は配線パターンを有し、前記導電パターンの形成時に前記配線パターンを前記アクティブマトリクス回路を構成する配線から分離することを特徴とする。

〔作用〕
図２に示す工程において、配線同士を接続する配線１００や１１４が形成されており、画素電極のパターニング以前においては、各配線が短絡した状態となっている。

こうすることで、プラズマプロセスにおいて作製途中の半導体装置の絶縁膜に局所的な高電圧が印加される現象を抑制することができる。またこの短絡部分を画素電極のパターニングの際に切断する工程を採用することにより、作製工程を特に増やさなくてもよい構成とすることができる。

また、配線同士を接続する配線１００や１１４に図６や図７で示される配線パターンを設けることにより、作製工程途中において、配線１００や１１４を伝播するパルス電位を減少または消滅させることができる。

本明細書で開示する発明を利用するこによって、プラズマから誘起されるパルス状の高電位によって、作製途中の半導体装置が破壊してしまうことを防ぐことができる。特に特別な作製工程の追加を行わずにこのことを実現することができる。

〔実施例１〕
本実施例は、図１に示すようなアクティブマトリクス型の液晶表示装置の構成において、１０３、１０４、１０５で示される部分を画素電極（図１には図示せず）のパターニングの際にエッチング除去することを特徴とする。

本実施例では、アクティブマトリクス領域に配置され、それぞれが互いに接続されたソース配線およびゲイト配線を最終段階でそれぞれ分離する工程について説明する。

画素電極は最終工程において形成され、その形成の後にはプラズマを用いる処理工程は存在しない。従って、プラズマを利用する工程として、画素電極の形成工程を最終工程ということができる。

本実施例においては、この画素電極の形成の前では、例えばゲイト配線１０１とソース配線１０２とを１０９で示される短絡用の配線（この配線はゲイト配線１０１の形成と同時に形成される）でつながった状態としておく。

即ち、プラズマが利用される最終工程までは、各配線が電気的にショートした状態としておく。このようにすることで、プラズマによって誘起される高電位パルスによって作製途中の薄膜トランジスタが破壊してしまうことを抑制することができる。

例えば、画素電極を構成するＩＴＯ膜の成膜工程において、ゲイト配線１０１とソース配線１０２とは接続された状態となる。即ち、薄膜トランジスタ１０６のゲイト電極１１０とソース電極２１１とは接続され同電位となっている。

従って、不可避に局所的な高電圧が加わった状態となっても薄膜トランジスタ１０６のゲイト電極１１０とソース電極２１１（図１のソース配線１０２から延在して設けられている）との間に数十Ｖ以上の電圧が加わるような状況を避けることができる。

そして画素電極の形成を行うパターニング工程において、１０３で示される部分で配線を切断（分断）することで、回路を完成させることができる。図１には、この配線の切断を行う他の箇所として１０４や１０５で示される領域が示されている。

図１に示すような構成とすると、ゲイト配線１０１と１１２、さらにはソース配線１０２と１０８のそれぞれ全てを作製工程中において等電位とすることができる。そして、プラズマや放電を利用した成膜工程やエッチング工程において、不要な電位差が生じる問題を解決することができる。

図２に図１に示す構成の一部の作製工程断面図を示す。図２に示されているのは、図１に示す構成における薄膜トランジスタ１０６の断面作製工程図と、ゲイト配線１０１から延在した短絡用の配線１００のＡ−Ａ’で示される断面の作製工程図と、ソース配線１０２から延在した短絡用の配線１１４のＢ−Ｂ’で示される断面の作製工程図とを同一の図面上に示したものである。（実際には全体として図２に示すような断面箇所が得られるわけではない）

以下図２に示す作製工程を説明する。まず図２（Ａ）に示すようにガラス基板２０１上に図示しない酸化珪素膜を下地膜として成膜する。図１に示すような構成は、このガラス基板２０１上に配置されることになる。

次に非晶質珪素膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法で５００Åの厚さに成膜する。この非晶質珪素膜の膜厚は、２００〜２０００Å程度とすればよい。そしてこれにレーザー光の照射および／または加熱処理を施す。こうすることによって図示しない結晶化性珪素膜を得る。

そしてこの図示しない結晶性珪素膜をパターニングすることによって、図２（Ａ）の２０２で示される薄膜トランジスタの活性層を形成する。次にゲイト絶縁膜として機能する酸化珪素膜２０３をプラズマＣＶＤ法またはスパッタ法によって１０００Åの厚さに成膜する。

さらにスカンジウムを0.2 ｗｔ％含有させた図示しないアルミニウム膜を５０００Åの厚さにスパッタ法で成膜する。アルミニウム膜中にスカンジスムを微量に含有させるのは、後の工程（特に加熱が行われる工程）において、ヒロックやウィスカーが発生してしまうことを抑制するためである。ヒロックやウィスカーというのは、アルミニウムの異常成長によって形成される角状あるいは刺状の突起物のことである。

次に図示しないアルミニウム膜をパターニングする。こうしてゲイト配線１０１とゲイト配線１０１から延在したゲイト電極１１０を形成する。また同時にゲイト配線１０１から延在した短絡用の配線１００を同時に形成する。

なお図２には示されていないが、図１の１０９で示される短絡用の配線もこの工程において同時に形成される。このゲイト配線１０１とゲイト配線から延在したゲイト電極１１０、さらにはゲイト配線１０１から延在した短絡用の配線１００を１層目の配線という。

また他の実施例で詳述するが、短絡用の配線には、放電あるいは誘起された高電位パルスを減少または消滅させるためのパターンを配置する。

次に電解溶液中においてゲイト電極１１０と、ゲイト配線１０１と、ゲイト配線から延在した短絡用の配線１００と１０９を陽極とした陽極酸化を行う。この工程において、図２（Ａ）に示す陽極酸化膜２０４と２０５が形成される。

この陽極酸化膜は５００Åの厚さに形成する。この陽極酸化膜は、ヒロックの発生を抑え、配線間ショートが生じないようにするために有効なものである。こうして図２（Ａ）に示す状態を得る。

この陽極酸化工程は、電解溶液として、酒石酸を３％含んだエチレングリコール溶液をアンモニア水で中和したものを用いる。またこの電解溶液中において、アルミニウムパターンを陽極、白金を陰極として、両電極間に電流を流すことによって行われる。

次に図２（Ａ）の状態で不純物イオンの注入を行う。この工程において、ソース領域２１１とドレイン領域２１２とが自己整合的に形成される。（図２（Ｂ））

次に第１の層間絶縁膜２０６として酸化珪素膜または窒化珪素膜を５０００Åの厚さにプラズマＣＶＤ法で成膜する。この層間絶縁膜としては、酸化珪素膜と窒化珪素膜との積層膜や酸化窒化珪素膜を用いることができる。なお酸化窒化珪素膜は、ガスソースとして、ＴＥＯＳガスとＮ_２Ｏガスとの混合ガスを用いたプラズマＣＶＤ法によって成膜する。

次にコンタクトホールの形成を行う。このコンタクトホールの形成はドライエッチングが利用される。近年パターンの微細化が進んでおり、これに従って異方性エッチングが利用できるドライエッチングが多用される傾向にある。

ここで、ドライエッチングを用いても、プラズマから誘起される高電位パルスによって、作製途中の薄膜トランジスタが破壊されることは抑制される。これは、各配線や電極が接続され同電位となっているので、例えばゲイト絶縁膜２０３に高い電位差が加わることが抑制されるからである。

次に２層目の配線を形成するためのチタン膜とアルミニウム膜とチタン膜との３層膜を成膜する。この３層膜の成膜はスパッタ法によって行う。この際にも各配線や電極間に高い電位差が生じてしまうことが抑制される。

上記３層膜を成膜したら、これをパターニングする。こうして、ソース配線１０２（延在してソース領域２１１にコンタクトする）、ドレイン電極１１３、ソース配線１０２から延在した短絡用の配線１１４を形成する。（図２（Ｂ））

これらの電極や配線は２層目の配線と呼ばれる。またこれらの配線や電極の配置される位置関係は図１に示すようなものとなる。

図２を見れば明らかなようにゲイト配線１０１（図１参照）から延在したゲイト電極１１０、さらにゲイト配線１０１から延在した配線１００で構成される１層目の配線（図１では実線で示される）と、ソース配線１０２やソース配線から延在した配線１１４で構成される２層目の配線（図１では点線で示される）とは、層間絶縁膜２０６によって上下に分離される構成となる。

こうして図２（Ｂ）に示す状態を得たら、次に第２の層間絶縁膜２０７として酸化珪素膜または窒化珪素膜を成膜する。（図２（Ｃ））

この第２の層間絶縁膜２０７の成膜時においては、全ての電極および配線が短絡されている状態である。従って、プラズマの影響による不要な電位差の発生を抑制することができる。そして局部的な高電圧印加による不良の発生を抑制することができる。

さらにドレイン電極１１３と後に形成される画素電極２１４（図２（Ｅ）参照）とを接続するためのコンタクトホール２０８を形成する。

また、同時に１層目の配線であるゲイト配線１０１から延在した短絡用の配線１００を１０５の領域（図２（Ｅ）参照）で切断するための開口２０９を形成する。

また、同時に２層目の配線であるソース配線１０２から延在した短絡用の配線１１４を１０４の領域（図２（Ｅ）参照）で切断するための開口２１０を形成する。（図２（Ｃ））

これらの開口の形成もドライエッチングでもって行う。この工程においても各配線や電極が接続され同電位となっているので、プラズマから各配線や電極間に誘起される高電位の影響を抑制することができる。

図２（Ｃ）を見れば分かるように、この工程において、１層目の配線１００と２層目の配線１１４とに達する開口２０９と２１０とが形成される。

次に画素電極を構成するためのＩＴＯ膜２１３をスパッタ法で成膜する。この画素電極の成膜においても、各配線や電極が同電位となっているので、プラズマの影響によって各配線間や電極間において不要な電位差が発生することが抑制される。

特に図１において実線で示される１層目の配線であるゲイト配線１０１と、点線で示される２層目の配線１０２とを短絡した状態で層間絶縁膜や画素電極の成膜が行われことは重要である。このような状態で成膜（およびドライエッチング）が行われることで、１層目の配線およびそこと電気的につながった領域と、２層目の配線との間で高電圧が加わる状態を抑制することができる。

この結果、例えば前述したゲイト電極１１０と活性層２０２との間に高電圧が加わるような状況を避けることができる。即ち、ゲイト絶縁膜２０３に高電圧が印加されることを抑制することができる。

次にＩＴＯ膜２１３をパターニングする。このパターニングもドライエッチングによって行う。このＩＴＯのエッチングを行った後にさらに配線１００と１１４のエッチングを行う。即ち、図２（Ｅ）の１０５と１０４の領域において、配線１００と１１４をエッチング除去する。

こうして、配線１００と１１４とが、１０５と１０４の領域において切断（分断）される。

図２には、図１の１０４と１０５で示される領域で配線を分断する状態が示されている。他に１０３で示される領域における配線１０９の分断も同じ工程において同時に行われる。

こうしてアクティブマトリクス型の液晶表示装置の画素領域の回路構成が完成する。

本実施例においては、プラズマが利用される工程において、アンテナとして機能してしまう各配線や電極が電気的にショートし同電位となっている。従って、局所的にプラズマから高電位が誘起されても、それが原因で作製途中の薄膜トランジスタが破壊されてしまうことを抑制することができる。

〔実施例２〕
本実施例は、図５（Ｂ）に示すような等価回路を有したアクティブマトリクス型の液晶表示装置の画素領域の構成に関する。図５（Ａ）は図５（Ｂ）に示す等価回路を有した構成を上面から見た様子を示す。

図５において、５０２がゲイト配線であり、５０１がソース配線である。このゲイト配線とソース配線とはマトリクス状に配置されており、この２つの配線に囲まれた領域に５１２、５１３、５１４で示されるような画素電極が配置されている。

図５に示す構成は、Ｍ型に配置された半導体層（活性層）の上をゲイト配線５０２と容量線５０３とが横断することにより、（Ｂ）に示すような回路構成とするものである。

（Ｂ）を見れば明らかなように、ゲイト配線５０２と容量線５０３とが直接接続されていては、回路は動作しない。またゲイト配線５０２と容量線５０３とは、同一の導電膜をパターニングして形成される。

このような構成において、ゲイト配線５０２と容量線５０３とを覆って絶縁膜を形成する際等において、２つの配線間に高電圧が加わってしまう場合がある。（Ｂ）を見れば明らかなようにゲイト配線５０２と容量線５０３との間に高い電圧が加わった場合、その間に形成されているトランジスタやＭＯＳ容量は破壊されてしまう。

そこで本実施例で示す構成においては、画素電極５１３（この画素電極は最後に形成される）の形成時までは、５００で示される部分でゲイト線５０２と容量線５０３とを接続しておき、画素電極５１３のパターニング時に５００の領域を切断することを特徴とする。

このような構成とすることで、特に作製工程を増加させずに、ゲイト配線５０２と容量線５０３との間に高い電圧が加わることを防ぐことができる。

〔実施例３〕
本実施例は、図１に示す短絡用の配線１０９や１１４、さらには１００のパターン形状に関する。

プラズマによって誘起されるパルス状の高電位は、局所的な異常放電によって生成される。従って、パルス状の高電位が誘起される場所も不特定の局所領域となる。

アクティブマトリクス領域が大面積となった場合、プラズマから誘起された高電位パルスが配線を長い距離に渡り伝播することが考えられる。このような場合、各配線や電極が同電位となっていても上記伝播する高電位パルスの影響が懸念される。

本実施例で示すのは、このような場合に効果を発揮する構成に関する。本実施例においては、１０９や１１４、さらには１００で示される短絡用の配線の一部に図６に示すようなパターンを形成する。

図６（Ａ）に示すのは、配線６０１を伝播してきた高電位パルス波形を６０２で示される部分で減少あるいは消滅させるための配線パターンである。この配線パターンは、６０２で示される部分でパルスを衝突させ、そのエネルギーをそこで放電させてしまうためのものである。

図６（Ａ）に示すようなパターンは、１００や１１４で示される短絡用の配線の途中や終端部に配置することが効果的である。これは、高電位パルスが配線を何回も往復しないようにすることに効果がある。

また、図６（Ｂ）に示すのは、グランド電位を有するベタ配線６０３に囲まれて放電用のパターン６０５が配置された配線６０４である。

このようなパターンも１００や１１４で示される短絡用の配線の終端部に配置することが有効である。また、アクティブマトリクス領域と周辺駆動回路領域との間の領域に配置することも有用である。

図７で示されるのは、２つの配線７０１と７０３を７０２で示されるような配線パターンで接続したものである。このような構成は、配線７０１と７０３を伝播してきた高電位パルスが７０２のパターン部分で衝突し、そこで放電される機能を有している。

図７で示すようなパターンは、１００や１１４で示される短絡用の配線の終端部やアクティブマトリクス領域からはずれた部分に設けることが有効である。図７で示すようなパターンを設けることにより、アクティブマトリクス回路内を高電位パルスが縦横無尽に伝播することを抑制することができる。

アクティブマトリクス型の液晶表示装置の構成の概要を示す。 アクティブマトリクス型の回路を作製する工程を示す。 プラズマ中のイオンのエネルギーの分布を示す。 従来における薄膜トランジスタの作製工程を示す。 アクティブマトリクス型の回路の例を示す。 配線パターンを示す図。 配線パターンを示す図。

符号の説明

１０１ ゲイト配線
１０２ ソース配線
１０３ 切断領域
１０４ 切断領域
１０５ 切断領域
１０６ 薄膜トランジスタ
１０７ 液晶
１０８ ソース配線
１０９ 短絡配線
１１０ ゲイト電極
１１２ ゲイト配線
２１１ ドレイン領域

Claims (8)

1. アクティブマトリクス領域と周辺駆動回路領域とを同一基板上に有する半導体装置の作製方法であって、
   複数の薄膜トランジスタのゲイト電極に延びている複数の第１の配線と、当該第１の配線同士を接続する短絡配線とを同時に形成し、
   前記第１の配線及び前記短絡配線上に第１の絶縁膜を形成し、
   前記第１の絶縁膜上に前記複数の薄膜トランジスタのソース領域に接続された複数の第２の配線を形成し、
   前記第２の配線上に第２の絶縁膜を形成し、
   前記第１の絶縁膜及び前記第２の絶縁膜に前記短絡配線に達する開口を形成し、
   前記第２の絶縁膜上に導電パターンを形成することを含み、
   放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
   前記導電パターンをパターニングによって形成する際に前記短絡配線を切断することを特徴とする半導体装置の作製方法。
2. アクティブマトリクス領域と周辺駆動回路領域とを同一基板上に有する半導体装置の作製方法であって、
   複数の薄膜トランジスタのゲイト電極に延びている複数の第１の配線を形成し、
   前記第１の配線上に第１の絶縁膜を形成し、
   前記第１の絶縁膜上に前記複数の薄膜トランジスタのソース領域に接続された複数の第２の配線と、当該第２の配線同士を接続する短絡配線とを同時に形成し、
   前記第２の配線及び前記短絡配線上に第２の絶縁膜を形成し、
   前記第２の絶縁膜に前記短絡配線に達する開口を形成し、
   前記第２の絶縁膜上に導電パターンを形成することを含み、
   放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
   前記導電パターンをパターニングによって形成する際に前記短絡配線を切断することを特徴とする半導体装置の作製方法。
3. アクティブマトリクス領域と周辺駆動回路領域とを同一基板上に有する半導体装置の作製方法であって、
   複数の薄膜トランジスタのゲイト電極に延びている複数の第１の配線と、当該第１の配線同士を接続する第１の短絡配線とを同時に形成し、
   前記第１の配線及び前記第１の短絡配線上に第１の絶縁膜を形成し、
   前記第１の絶縁膜上に前記複数の薄膜トランジスタのソース領域に接続された複数の第２の配線と、当該第２の配線同士を接続する第２の短絡配線とを同時に形成し、
   前記第２の配線及び前記第２の短絡配線上に第２の絶縁膜を形成し、
   前記第１の絶縁膜及び前記第２の絶縁膜に前記第１の短絡配線に達する開口を形成し、
   前記第２の絶縁膜に前記第２の短絡配線に達する開口を形成し、
   前記第２の絶縁膜上に導電パターンを形成することを含み、
   放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
   前記導電パターンをパターニングによって形成する際に前記第１及び第２の短絡配線を切断することを特徴とする半導体装置の作製方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１の配線のうち少なくとも一の配線と、前記第２の配線のうち少なくとも一の配線とは接続されて形成され、前記導電パターンをパターニングによって形成する際に切断されることを特徴とする半導体装置の作製方法。
5. アクティブマトリクス領域と周辺駆動回路領域とを同一基板上に有する半導体装置の作製方法であって、
   前記アクティブマトリクス領域を構成する複数の薄膜トランジスタのゲイト電極に延びている複数の配線と、ソース領域に接続された複数の配線を形成し、
   前記配線上に絶縁膜を形成し、
   前記絶縁膜上に導電パターンを形成することを含み、
   前記配線同士は短絡配線によって接続されており、
   放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが、前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
   前記導電パターンをパターニングによって形成する際に前記絶縁膜に形成した開口を介して前記短絡配線を切断することを特徴とする半導体装置の作製方法。
6. アクティブマトリクス領域と周辺駆動回路領域とを同一基板上に有する半導体装置であって、
   複数の薄膜トランジスタのゲイト電極に延びている複数の第１の配線と、
   当該第１の配線に接続されている短絡配線と、
   前記第１の配線及び前記短絡配線上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、前記複数の薄膜トランジスタのソース領域に接続された複数の第２の配線と、
   前記第２の配線上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された導電パターンとを有し、
   放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが、前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
   前記短絡配線は切断されていることを特徴とする半導体装置。
7. アクティブマトリクス領域と周辺駆動回路領域とを同一基板上に有する半導体装置であって、
   複数の薄膜トランジスタのゲイト電極に延びている複数の第１の配線と、
   前記第１の配線上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、前記複数の薄膜トランジスタのソース領域に接続された複数の第２の配線と、
   当該第２の配線に接続されている短絡配線と、
   前記第２の配線及び前記短絡配線上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された導電パターンとを有し、
   放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが、前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
   前記短絡配線は切断されていることを特徴とする半導体装置。
8. アクティブマトリクス領域と周辺駆動回路領域とを同一基板上に有する半導体装置であって、
   複数の薄膜トランジスタのゲイト電極に延びている複数の第１の配線と、
   当該第１の配線に接続されている第１の短絡配線と、
   前記第１の配線及び前記第１の短絡配線上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、前記複数の薄膜トランジスタのソース領域に接続された複数の第２の配線と、
   当該第２の配線に接続されている第２の短絡配線と、
   前記第２の配線及び前記第２の短絡配線上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された導電パターンとを有し、
   放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが、前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
   前記第１及び第２の短絡配線はそれぞれ切断されていることを特徴とする半導体装置。

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