KR100296112B1 - 박막 트랜지스터의 제조방법 - Google Patents

박막 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 불순물이 도핑된 실리콘층에 연결되는 연결배선 형성 시, 실리콘층과 이에 접촉되는 연결배선 형성용 투명도전막(ITO 또는 IZO)간의 접촉저항을 개선시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것으로, 절연기판 상에 활성층을 형성하는 공정과, 활성층 상에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과, 활성층에 게이트전극을 마스크로 이용하여 불순물을 도핑시키어 불순물영역을 형성하는 공정과, 상기 구조를 덮되, 불순물영역을 노출시키는 층간절연막을 형성하는 공정과, 노출된 불순물영역에 부분적으로 잔류되도록 금속막을 형성하는 공정과, 잔류된 금속막을 덮어 불순물영역과 연결되는 연결배선을 형성하는 공정을 구비한 것이 특징이다.
본 발명의 박막 트랜지스터의 제조방법은 절연기판 상에 활성층을 형성하는 공정과, 활성층 상에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과, 활성층에 게이트전극을 마스크로 이용하여 불순물을 도핑시키어 불순물영역을 형성하는 공정과, 상기 구조를 덮되, 불순물영역을 노출시키는 층간절연막을 형성하는 공정과, 층간절연막 상에 식각선택비가 서로 다른 제 1금속막과 제 2금속막을 각각 형성하는 공정과, 제 1금속막 상에 제 2금속막 식각잔류물이 형성되도록 제 2금속막을 식각하는 공정과, 불순물영역과 제 2금속막 식각잔류물 사이에 제 1금속막 식각잔류물이 잔류되도록 제 1금속막을 식각하는 공정과, 제 1, 제 2금속막 식각잔류물을 덮어 불순물영역과 연결되도록 연결배선을 형성하는 공정을 구비한 것이 특징이다.
따라서, 본 발명에서는 불순물이 도핑된 실리콘층과 투명도전막 사이에 저저항을 갖는 금속막이 개재됨에 따라, 투명도전막 증착 시, 실리콘이 산소와 서로 반응하지 못한다. 그러므로, 불순물이 도핑된 실리콘층 상에 산화막이 형성되는 것이 방지되어 실리콘층과 투명도전막 간의 접촉저항이 개선된다.
또한, 본 발명에서는 불순물이 도핑된 실리콘층과 투명도전막 사이에 개재된 막(금속막 또는 금속막 식각물 등)이 별도의 포토공정없이 형성됨에 따라, 공정이 단순화된 이점이 있다.

Description

박막 트랜지스터의 제조방법{Method of fabricating Thin film Transistor}
본 발명은 박막 트랜지스터의 제조방법에 관한 것으로, 특히, 불순물이 도핑된 실리콘층에 연결되는 연결배선 형성 시, 도핑된 실리콘층과 이에 접촉되는 연결배선 형성용 투명도전막 간의 접촉저항을 효과적으로 개선시키고, 그에 따른 공정을 단순화시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.
비정질실리콘(amorphous silicon) TFT-LCD(Thin Film Transistor -Liquid Crystal Display)는 노트북 PC 응용을 시작으로 모니터 등 다른 응용분야로 그 비중이 점차 증대하고 있다.
TFT-LCD 산업의 발전과 그 응용의 보편화는 크기의 증가와 해상도 증가에 의해 가속되었으며, 현재는 생산성 증대와 저가격화가 관건으로, 이를 위한 시도로 제조공정의 단순화의 수율 향상의 관점에서 노력이 요구되고 있다.
도 1a 내지 도 1c는 종래기술에 따른 트랜지스터 제조공정도이다.
도 1a와 같이, 유리 등의 절연기판(100) 상에 완충산화막(102)을 형성한다. 그리고, 절연기판(100)상에 완충산화막(102)을 덮도록 다결정실리콘을 증착한 후, 패턴식각하여 활성층(104)을 형성한다.
이어서, 절연기판(100)상에 활성층(104)을 덮도록 절연막 및 금속막을 순차적으로 형성한 후, 활성층(104)의 일부를 덮도록 패턴식각하여 게이트절연막(106) 및 게이트전극(108)을 형성한다. 게이트전극(108) 형성용 금속막은 알루미늄(Al) 또는 몰리브덴(Mo) 등의 금속을 스퍼터링(sputtering)하여 얻는다.
이 후, 게이트전극(108)을 마스크로 이용하여 상기 구조를 갖는 기판(200) 전면에 p형 또는 n형의 불순물을 도핑시킨다. 불순물 도핑 결과, 활성층(104)에는 게이트전극(108) 양측에 불순물영역이 형성된다. 이 영역은 이 후의 공정에서 형성되는 소오스/드레인전극과 전기적으로 연결되는 소오스/드레인영역(S1)(D1)이 된다.
도 1b와 같이, 상기 구조 전면에 산화실리콘 등을 증착한 후, 활성층(104)의 소오스/드레인영역(S1)(D1)의 일부를 노출시키는 각각의 콘택홀(h1)을 갖도록 패턴식각하여 층간절연막(110)을 형성한다.
이 후, 층간절연막(110)상에 금속막을 형성한 후, 각각의 콘택홀(h1)을 덮어 소오스/드레인영역(S1)(D1)과 연결되도록 패턴식각하여 베리어금속막(buried metal layer)(112)을 형성한다.
이 베리어금속막(112)은 저저항을 갖는 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속을 스퍼터링하여 형성하며, 이 후에 형성될 불순물이 도핑된 실리콘층과 이에 연결되는 소오스/드레인전극 형성용 ITO(Indium Tin Oxide)금속 사이에 개재되어 실리콘층과 ITO금속 간의 접촉저항을 개선시키기 위한 것이다.
도 1c와 같이, 절연막(110)상에 ITO 또는 SnOX등의 금속을 증착하여 투명도전막을형성한 후, 베리어금속막(burried metal layer)(112)을 충분히 덮도록 패턴식각하여 소오스/드레인전극(116)(114)을 형성한다.
불순물이 도핑된 실리콘층(소오스/드레인영역)에 투명도전막 형성 시, 실리콘이 산소와 반응하면서 실리콘층 표면에 산화막이 형성된다. 따라서, 도핑된 실리콘층과 투명도전막 간의 접촉저항이 커지게 된다. 이 접촉저항은 픽셀 TFT의 동작속도, 회로속도, 정전기방지회로에 영향을 준다. 따라서, 상기에서 언급한 종래의 기술에서는 불순물이 도핑된 실리콘층과 투명도전막 사이에 저저항금속인 베리어금속막을 개재시킴으로써 산화막이 형성되는 것이 방지된다.
그러나, 종래의 기술에서는 불순물이 도핑된 실리콘층과 투명도전막 사이에 저저항금속인 베리어금속막 형성할 경우, 베리어금속막을 패터닝하기 위하여 별도의 포토마스크가 추가됨에 따라 전체 공정절차가 복잡해졌다. 또한, 소오스/드레인전극용 콘택홀 형성 시, 콘택홀의 개구폭이 작은 경우에는 스텝커버리지(step coverage)가 불량하게 되어 투명도전막이 베리어금속막을 충분히 덮지 못하였다. 따라서, 콘택불량을 초래하는 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 불순물이 도핑된 실리콘층과 이에 접촉되는 투명도전막 간의 접촉저항을 효과적으로 개선시킬 수 있는 박막 트랜지스터의 제조방법을 제공하려는 것이다.
본 발명의 다른 목적은 포토공정 수를 줄여 공정단순화를 가져올 수 있는 박막 트랜지스터의 제조방법을 제공하려는 것이다.
상기 목적들을 달성하고자, 본 발명의 박막 트랜지스터의 제조방법은 절연기판 상에 활성층을 형성하는 공정과, 활성층 상에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과, 활성층에 게이트전극을 마스크로 이용하여 불순물을 도핑시키어 불순물영역을 형성하는 공정과, 상기 구조를 덮되, 불순물영역을 노출시키는 층간절연막을 형성하는 공정과, 노출된 불순물영역에 부분적으로 잔류되도록 금속막을 형성하는 공정과, 잔류된 금속막을 덮어 불순물영역과 연결되는 연결배선을 형성하는 공정을 구비한 것이 특징이다.
본 발명의 박막 트랜지스터의 제조방법은 절연기판 상에 활성층을 형성하는 공정과, 활성층 상에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과, 활성층에 게이트전극을 마스크로 이용하여 불순물을 도핑시키어 불순물영역을 형성하는 공정과, 상기 구조를 덮되, 불순물영역을 노출시키는 층간절연막을 형성하는 공정과, 층간절연막 상에 식각선택비가 서로 다른 제 1금속막과 제 2금속막을 각각 형성하는 공정과, 제 1금속막 상에 제 2금속막 식각잔류물이 형성되도록 제 2금속막을 식각하는 공정과, 불순물영역과 제 2금속막 식각잔류물 사이에 제 1금속막 식각잔류물이 잔류되도록 제 1금속막을 식각하는 공정과, 제 1, 제 2금속막 식각잔류물을 덮어 불순물영역과 연결되도록 연결배선을 형성하는 공정을 구비한 것이 특징이다.
도 1a 내지 도 1c는 종래기술에 따른 박막 트랜지스터 제조공정도이다.
도 2a 내지 도 2c는 본 발명에 따른 제 1실시예로, 불순물이 도핑된 실리콘층과 이에 접촉되는 투명도전막 간의 접촉저항을 개선하기 위한 박막 트랜지스터 제조공정도이다.
도 3a 내지 도 3c는 본 발명에 따른 제 2실시예로, 불순물이 도핑된 실리콘층과 이에 접촉되는 투명도전막 간의 접촉저항을 개선하기 위한 박막 트랜지스터 제조공정도이다.
도 4a 내지 도 4d는 본 발명에 따른 제 3실시예로, 불순물이 도핑된 실리콘층과 이에 접촉되는 투명도전막 간의 접촉저항을 개선하기 위한 박막 트랜지스터 제조공정도이다.
도 5a 및 도 5b는 본 발명에 따른 제 3실시예에 있어서, 콘택홀이 형성된 부분을 확대한 도면이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 절연기판 102, 202, 302. 완충산화막
104, 204, 304. 활성층 106, 206, 306. 게이트절연막
108, 208, 308. 게이트전극 110, 210, 310. 층간절연막
114, 214, 314. 드레인전극 116, 216, 316. 소오스전극
220, 316, 318. 금속막 316a, 318a, ℓ. 금속막 식각잔류물
S1, S2, S3. 소오스영역 D1, D2, D3. 드레인영역
h1, h2, h3. 콘택홀
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2a 내지 도 2c는 본 발명에 따른 제 1실시예로, 불순물이 도핑된 실리콘층과 이에 접촉되는 투명도전막 간의 접촉저항을 개선할 수 있는 박막 트랜지스터 제조공정도이다.
도 2a 와 같이, 유리 등의 절연기판(200)상에 완충산화막(202)을 형성한다.
그리고, 완충산화막(202) 상에 다결정실리콘을 증착한 후, 소정영역 잔류되도록 식각패턴하여 활성층(204)을 형성한다. 활성층(204)은 다결정실리콘을 이용하는 방법 외에도 비정질실리콘을 증착한 후, 레이저빔 조사 등의 방법으로 결정화시킴으로서 얻을 수도 있다.
완충산화막(202)은 다결정실리콘 증착 시에 가해지는 열에 의해 실리콘 성분이 기판 쪽으로 확산됨으로써 발생되는 결점(defect)유발현상을 정지시키기 위한 것으로, 절연기판(200)과 활성층(204) 사이에서 완충역할을 한다.
그리고, 절연기판(200) 상에 활성층(204)을 덮도록 절연막 및 금속막을 순차적으로 형성한다. 이 후, 활성층(204)의 일부를 덮도록 금속막을 식각패턴함으로써 게이트전극(208)을 형성한다. 게이트전극(208)형성용 금속막은 알루미늄(Al) 또는 몰리브덴(Mo)등의 금속을 스퍼터링하여 얻는다. 이어서, 게이트전극(208)을 마스크로 이용하여 절연막을 식각함으로써 게이트절연막(206)을 형성한다.
그리고, 게이트전극(208)을 마스크로 이용하여 기판(200) 전면에 n형 또는 p형 불순물을 도핑시킨다. 불순물을 도핑시킨 결과, 활성층(204)에는 게이트전극(208) 양측부분에 불순물영역(첨선처리된 부분)이 형성되며, 이 영역은 이 후의 공정을 거쳐서 소오스/드레인전극과 연결되는 소오스/드레인영역(S2)(D2)이 된다.
도 2b와 같이, 상기 구조 전면에 산화실리콘을 증착한 후, 활성층(204)이 소오스/드레인영역(S2)(D2)의 일부를 노출시키는 각각의 콘택홀(h2)을 갖도록 패턴식각하여 층간절연막(210)을 형성한다. 이 후, 층간절연막(210) 상에 각각의 콘택홀(h2)을 덮도록 금속막(220)을 형성한 후, 에치백(etch back)한다.
이 금속막(220)으로는 저저항을 갖는 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 니켈(Ni) 등이 이용된다.
도 2c와 같이, 금속막 식각결과, 각각의 콘택홀(h2) 내의 소오스/드레인영역(S2)(D2)에는 건식식각 시 발생하는 마이크로 로딩효과(micro loading effect)에 의해 금속막이 식각되지 않고 잔류되어 있다. 잔류된 금속막은 도면번호 220a로 표시된다.
그리고 층간절연막(210) 상에 각각의 콘택홀(h2) 내의 소오스/드레인영역(S2)(D2)에 잔류된 금속막(220a)을 덮도록 ITO금속을 증착하여 투명도전막(214)(216)을 형성한다. 투명도전막(214)(216)은 불순물이 도핑된 실리콘층과 연결되는 연결배선이 된다.
이 때, 소오스/드레인영역(S2)(D2)에는 잔류된 금속막(220a)이 덮고 있으므로, 실리콘이 산소와 반응하지 못한다.
따라서, 본 발명에 따른 제 1실시예에서는 불순물이 도핑된 실리콘층과 투명도전막 사이에 건식식각 방법에 의해 금속막(220a)을 잔류시킴에 따라, ITO증착 시, 불순물이 도핑된 실리콘층(소오스/드레인영역)상에 산화막이 형성되는 것이 방지된다.
도 3a 내지 도3c는 본 발명에 따른 제 2실시예로, 불순물이 도핑된 실리콘층과 이에 접촉되는 투명도전막 간의 접촉저하됨을 개선할 수 있는 박막 트랜지스터의 제조를 보인 공정단면도이다.
도 3a와 같이, 유리 등의 절연기판(200) 상에 완충산화막(202)을 형성한다.
그리고, 완충산화막(202) 상의 소정영역에 활성층(204)을 형성한 후, 게이트절연막을 개재시키어 게이트전극(208)을 형성한다. 이 후, 게이트전극(208)을 마스크로 이용하여 기판(200) 전면에 n형 또는 p형 불순물을 도핑시킴으로써 이 후의 공정을 거쳐서 소오스/드레인전극과 연결되는 소오스/드레인영역(S2)(D2)을 형성한다. 이상의 공정은 본 발명에 따른 제 1실시예에서의 도 2a와 동일한 방법으로 진행된다.
도 3b와 같이, 상기 구조 전면에 소오스/드레인영역(S2)(D2)의 일부를 노출시키는 각각의 콘택홀(h2)을 갖도록 패턴식각하여 층간절연막(210)을 형성한다.
그리고, 층간절연막(210) 상에 각각의 콘택홀(h2)을 덮도록 금속막(220)을 형성한 후, 습식 식각방법으로 케미컬처리함으로써 콘택홀(h2) 바닥면에 금속막을 잔류시킨다.
금속막은 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 니켈(Ni) 등이 이용되며, 약 50Å 두께로 형성된다. 처리액으로는 순수 (DI water:DeIonized water)에 희석된 HF(불산)용액이 이용된다.
즉, 습식 식각방법에 의해, 금속막(220)은 층간절연막(210) 상부 표면 및 콘택홀 측면 부분이 쉽게 제거된 반면, 콘택홀(h2) 바닥면 부분이 제거되지 않고 잔류된다.
도 3c와 같이, 콘택홀(h2) 바닥면에 잔류된 금속막은 도면번호 220b로 표시되며, 이하에서 220b는 잔류금속막이라 칭한다.
그리고 층간절연막(210) 상에 각각의 콘택홀(h2) 내의 소오스/드레인영역(S2)(D2)에 잔류금속막(220b)을 덮도록 ITO금속을 증착하여 투명도전막(214)(216)을 형성한다.
이 투명도전막(214)(216)은 불순물이 도핑된 실리콘층과 연결되는 연결배선이 된다.
이 때, 소오스/드레인영역(S2)(D2)에는 잔류금속막(220b)이 덮고 있으므로, 실리콘이 산소와 반응하지 못한다.
따라서, 본 발명에 따른 제 2실시예에서는 콘택홀(h2) 바닥면으로부터 노출되어 있는 불순물이 도핑된 실리콘층(소오스/드레인영역(S2)(D2))과 연결배선 형성용 투명도전막 사이에 습식식각 방법에 의해서 잔류금속막(220b)을 개재시킴에 따라, 투명도전막 증착 시에 상기 실리콘층 상에 산화막이 형성되는 것이 방지되며, 실리콘층과 투명도전막 간의 접착력을 강화시키어 접촉불량을 방지할 수 있다.
상술한 바와 같이, 제 1, 2실시예는 건식식각 또는 습식식각 등의 방법에 의해 콘택홀 바닥면으로부터 노출되어 있는 불순물이 도핑된 실리콘층(소오스/드레인영역(S2)(D2))과 투명도전막 사이에 잔류금속막{(220a)(220b)}을 개재시킨 것을 보였다.
도 4a 내지 도 4c는 본 발명에 따른 제 3실시예로, 불순물이 도핑된 실리콘층과 이에 접촉되는 투명도전막 간의 접촉저하됨을 개선할 수 있는 박막 트랜지스터 제조공정도이다. 도 5a 및 도 5b는 콘택홀이 형성된 부분만을 확대한 도면이다.
도 4a 와 같이, 본 발명에 따른 제 2실시예와 동일한 방법으로, 유리 등의 절연기판(300)상에 완충산화막(302) 및 활성층(304)을 순차적으로 형성한다. 그리고, 활성층(304)의 일부를 덮도록 게이트절연막(306)을 개재시키어 게이트전극(308)을 형성한다.
이 후, 게이트전극(308)을 마스크로 이용하여 기판(300) 전면에 n형 또는 p형의 불순물을 도핑시킴으로써 불순물영역을 형성한다. 이 영역은 이 후 공정을 거쳐서 소오스/드레인전극과 연결되는 소오스/드레인영역(S3)(D3)이 된다.
도 4b와 같이, 상기 구조 전면에 산화실리콘 등을 증착한 후, 활성층(304)의 소오스/드레인영역(S3)(D3)을 노출시키는 각각의 콘택홀(h3)을 갖도록 패턴식각하여 층간절연막(310)을 형성한다. 그리고, 층간절연막(310) 상에 각각의 콘택홀(h3)을 덮도록 제 1금속막(316) 및 제 2금속막(318)을 순차적으로 형성한다.
제 1금속막(316) 및 제 2금속막(318)은 식각선택비가 다른 금속을 이용한다.
예를 들면, 제 1금속막(316)으로 티타늄(Ti)을, 제 2금속막으로는 몰리브덴(Mo)을 각각 50 ∼ 150Å두께범위로 스퍼터링하여 형성한다.
이 후, 상기 구조를 갖는 기판에 CF/O2식각가스를 수십초동안 공급시키어 제 2금속막(318)을 식각한다. 상기의 CF/O2식각가스는 제 2금속막과 반응하여 일부를 식각시키지만, 제 1금속막(316)과는 거의 반응하지 않는다.
따라서, 도 5a와 같이, 제 1금속막(316) 표면에는 특히, 콘택홀(h3) 내의 제 1금속막(316) 표면에는 건식식각 시 발생하는 마이크로 로딩효과에 의해 제 2금속막(318)이 완전히 식각되지 않고 남은 제 2금속막 식각잔류물(318a)이 잔재되어 있다.
도 4c와 같이, 제 1금속막(316)상에 Cl2/CF4/O2식각가스를 수십초 동안 공급시킨다.
상기의 Cl2/CF4/O2식각가스는 제 1금속막(316)과 반응함으로써 제 1금속막(316)을 식각하지만, 제 2금속막 식각잔류물(318a)과는 거의 반응하지 않는다. 따라서, 제 2금속막 식각잔류물(318a)은 상기의 Cl2/CF4/O2식각가스와 거의 반응하지 않으므로, 제 1금속막(316)을 식각하기 위한 마스크로서의 역할을 한다.
이 결과, 도 5b와 같이, 층간절연막(310) 표면에는 특히, 콘택홀(h3) 내의 층간절연막(310) 표면에는 제 2금속막 식각잔류물(316a) 및 제 1금속막 식각잔류물(318a)이 순차적으로 적층되어 잔재되어 있다. 도 4c에서, 도면번호 320은 표면에 제 2금속막 식각잔류물(318a)이 잔재되어 표면이 거친 제 1금속막을 도시한 것이다.
도 4d와 같이, 상기 구조에 제 1, 제 2금속막 식각잔류물(316a)(318a)을 덮도록 ITO를 증착하여 투명도전막(314)을 형성한다. 도면부호 ℓ은 금속막 식각잔류물을 총칭한 것으로, 제 1, 제 2금속막 식각잔류물을 도시한 것이다.
따라서, 본 발명에 따른 제 3실시예에서는 불순물이 도핑된 실리콘층 표면에 제 1, 제 2금속막 식각잔류물(316a)(318a)이 잔재됨에 따라, 투명도전막 형성 시, 투명도전막이 불순물이 도핑된 실리콘층 표면에 잔재된 제 1, 제 2금속막 식각잔류물(316a)(318a)을 덮으므로, 결과적으로, 투명도전막과 금속막 식각잔류물이 접촉함으로써 접촉저항이 개선된다.
상술한 바와 같이, 본 발명에 따른 제 1, 2실시예에서는 불순물이 도핑된 실리콘층과 투명도전막 사이에 건식식각 또는 습식식각 방법에 의해 저저항을 갖는 금속막을 개재시킴에 따라, 연결배선 형성용 투명도전막 증착 시에 실리콘이 산소와 반응하지 못하게 된다. 따라서, 불순물이 도핑된 실리콘층 상에 산화막이 형성되는 것이 방지되어 실리콘층과 투명도전막 간의 접촉저항이 개선된다.
본 발명에 따른 제 3실시예에서는 불순물이 도핑된 실리콘층과 투명도전막 사이에 식각선택비가 서로 다른 제 1, 제 2금속막 식각잔류물이 개재됨에 따라, 연결배선 형성용 투명도전막이 제 1, 제 2금속막 식각잔류물과 접촉하므로써 그에따른 접촉저항이 개선된다.
또한, 본 발명에서는 불순물이 도핑된 실리콘층과 투명도전막 사이에 개재된 막(저저항 금속막 또는 금속막 식각잔류물 등)이 별도의 포토공정없이 형성가능함에 따라, 전체 공정이 단순화된 이점이 있다.

Claims (10)

  1. 절연기판 상에 활성층을 형성하는 공정과,
    상기 활성층 상에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과,
    상기 활성층에 상기 게이트전극을 마스크로 불순물을 도핑시키어 불순물영역을 형성하는 공정과,
    상기 구조를 덮되, 상기 불순물영역을 노출시키는 층간절연막을 형성하는 공정과,
    상기 노출된 불순물영역에 부분적으로 잔류되도록 금속막을 형성하는 공정과,
    상기 금속막을 덮어 상기 불순물영역과 연결되는 연결배선을 형성하는 공정을 구비한 박막 트랜지스터의 제조방법.
  2. 청구항 1에 있어서,
    상기 금속막은 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 니켈(Ni) 등이 이용된 것이 특징인 박막 트랜지스터의 제조방법.
  3. 청구항 1에 있어서,
    상기 금속막은 건식식각 방법에 의해 식각되어 잔류된 것이 특징인 박막 트랜지스터의 제조방법.
  4. 청구항 1에 있어서,
    상기 금속막은 습식식각 방법에 의해 식각되어 잔류된 것이 특징인 박막 트랜지스터 제조방법.
  5. 청구항 4에 있어서,
    상기 습식식각 시 처리액으로 불산(HF)용액이 사용된 것이 특징인 박막 트랜지스터 제조방법.
  6. 절연기판 상에 활성층을 형성하는 공정과,
    상기 활성층 상에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과,
    상기 활성층에 상기 게이트전극을 마스크로 불순물을 도핑시키어 불순물영역을 형성하는 공정과,
    상기 구조를 덮되, 상기 불순물영역을 노출시키는 층간절연막을 형성하는 공정과,
    상기 층간절연막 상에 식각선택비가 서로 다른 제 1금속막과 제 2금속막을 각각 형성하는 공정과,
    상기 제 1금속막 상에 제 2금속막 식각잔류물이 잔재되도록 상기 제 2금속막을 식각하는 공정과,
    상기 불순물영역과 상기 제 2금속막 식각잔류물 사이에 제 1금속막 식각잔류물이 잔재되도록 상기 제 2금속막 식각잔류물을 마스크로 제 1금속막을 식각하는 공정과,
    상기 제 1, 제 2금속막 식각잔류물을 덮어 상기 불순물영역과 연결되도록 연결배선을 형성하는 공정을 구비한 박막 트랜지스터의 제조방법.
  7. 청구항 6에 있어서,
    상기 제 1금속막으로는 티타늄(Ti)이, 상기 제 2금속막으로는 몰리브덴(Mo)이 각각 이용된 것이 특징인 박막 트랜지스터의 제조방법.
  8. 청구항 6에 있어서,
    상기 제 1금속막과 상기 제 2금속막은 건식식각 방법으로 식각된 것이 특징인 박막 트랜지스터의 제조방법.
  9. 청구항 6에 있어서,
    상기 제 1금속막을 식각하기 위한 가스로는 CF/O2가 이용되고, 상기 제 2금속막을 식각하기 위한 가스로는 Cl2/CF4/O2가 이용된 것이 특징인 박막 트랜지스터의 제조방법.
  10. 청구항 6에 있어서,
    상기 제 1금속막 및 제 2금속막은 50∼ 150Å 두께범위로 형성된 것이 특징인 박막 트랜지스터의 제조방법.
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