KR100292851B1 - 높은얼리전압,고주파성능및고항복전압특성을구비한상보형바이폴라트랜지스터및그제조방법 - Google Patents

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죠지 베이저
토마스.엘 크란델
태원 정
안토니 엘 리볼리
제임스 디 비솜
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스콧 티. 마이쿠엔
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Abstract

상보형 바이폴라 트랜지스터 및 유전적으로 분리된 기판상에 제조하기 위한 공정. NPN 및 PNP 트랜지스터 모두는 에미터 폴리실리콘 콘택(68A, 68B)으로 부터 확산된 에미터(74, 80), 측벽 산화막/질화막에 의해 베이스 폴리실리콘 콘텍으로 부터 분리된 에미터 폴리실리콘 콘택을 가지는 베이스 폴리실리콘 콘택(40, 42)으로부터 확산된 외부베이스(52, 56)를 가지고 있다. 이것은 좁은 에미터 및 작은 에미터-외부베이스 거리 및 높은 성능을 제공한다.

Description

높은 얼리전압, 고주파성능 및 고항복전압 특성을 구비한 상보형 바이폴라 트랜지스터 및 그 제조방법
제1도 내지 제9도는 본 발명의 원리에 따른 여러 제조단계 동안의 웨이퍼 횡단면도.
제10도는 본 발명의 원리를 결합한 확산저항체의 횡단면도.
제11도는 본 발명의 원리를 결합한 확산저항체의 다른 실시예의 횡단면도.
제12도는 본 발명의 원리를 결합한 JFET의 횡단면도.
제13도 및 제14도는 고농도로 도프된 매몰 콜렉터영역의 제조동안의 웨이퍼의 횡단면도.
제15도는 본 발명의 전압궤환 증폭회로의 배선약도.
제16도는 본 발명을 결합한 전류궤환 증폭기의 블록도.
제17도는 본 발명에 따른 트랜지스터들을 결합한 샘플 및 홀드회로의 블록도.
제18a도는 종래의 디지탈-아날로그 변환기의 셀.
제18b도 및 제18c도는 본 발명을 결합한 디지탈-아날로그 변환기의 셀.
제19도는 본 발명을 결합한 스위칭단을 도시하는 도면.
제20도는 본 발명을 결합한 전류 컨베이어의 배선약도.
제21도는 본 발명을 결합한 비교기의 배선약도.
본 발명은 집적회로 제품에 관한 것으로, 특히 높은 얼리(Early)전압, 고주파 성능 및 고항복전압특성을 구비한 상보형 바이폴라 트랜지스터에 관한 것이다. 아날로그제품의 발전은 더 높은 속도의 반도체장치 및 더 높은 레벨의 기능을 집적하기 위한 산업경향과 병행하고 있다. 역사적으로, 장치구조는 깊은 장치접합에 의해 특징되는 것이며, 측면으로의 기하학적 배열을 최소화하는데 있는 것이 아니다. 게다가, 주어진 공정으로 제조될 수 있는 장치유형의 제한된 변형은 아날로그와 디지탈 기능들의 집적을 차례로 제한시켰다.
USP4,665,425에서 피오트로스키(Piotrowski)는 유전적으로 분리된 섬에 수직한 상보형 바이폴라 트랜지스터를 제조하는 것을 가리키고 있다. 수직으로 NPN 및 PNP트랜지스터를 형성시킴으로써 1GHz이상의 주파수를 얻을 수 있다.
더 높은 주파수성능을 얻기 위해서는, 접합깊이와 측방향의 장치치수를 줄이는 것이 필요하다. 접합깊이는 자기정렬된 폴리실리콘 에미터로서 축소시킬 수 있으며, 에미터와 외부베이스간의 영역은 개재한 유전체 스페이서(spacer)로서 축소시킬 수 있다. 폴리실리콘 에미터의 더한 장점은 전류이득과 얼리전압 간에 적합한 트레이드-오프(trade-offs)를 허용한다는 것이다.
USP4,908,691에서 실베스트리(Silvestri)등은 전형적인 고주파 BiCMOS공정을 개시하고 있다. 수직 상보형 바이폴라 트랜지스터는 측방향 유전분리와 접합 하부분리를 구비한 집적회로에 형성되어 있다.
또한, 마에다(Maeda)의 USP5,093,707, 비이솜(Beasom)의 USP3,865,649, 델가도(Delgado)의 USP4,897,362에서는 바이폴라 트랜지스터에서 유용한 다른 접근방법을 보여준다.
본 발명의 목적은 더 높은 주파수의 상보형 바이폴라 트랜지스터를 제조하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 전류이득과 얼리전압특성을 증가시키는 것으로 특징되는 고주파 아날로그 응용을 위한 상보형 바이폴라 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 이들 고성능의 상보형 바이폴라 트랜지스터들을 결합한 집적회로를 제조하기 위한 방법을 제공하는 것이다.
본 발명의 바람직한 실시예에 의하면, 적어도 40볼트의 얼리전압; 적어도 12볼트의 콜렉터-베이스간 항복전압; 및 적어도 3 GHz의 주파수 응답을 구비하는 전기적으로 분리된 섬들에 형성된 상보형 바이폴라 트랜지스터들로 이루어진 집적회로가 제공되어 있다. 바람직하게는, 상기 트랜지스터들은 적어도 100볼트의 전류이득과 적어도 12볼트의 콜렉터-에미터 간의 항복 전압을 나타낸다. 베이스영역은 콜렉터내의 순수 불순물농도보다 적어도 50배가 큰 순수 정상치 불순물농도를 가져야 하며, 콜렉터 폭은 0.7 내지 1.5 미크론(micron)의 범위에 있어야 한다. 베이스영역 내의 순수 정상치 불순물농도는 4×1017Cm-3내지 2×1018cm-3의 범위에 있어야 한다. 제조공정 또한 적어도 4GHz의 주파수응답을 갖는 전계효과 트랜지스터의 제공을 가능하게 한다.
집적회로는 적어도 45MHz의 대역폭과, 적어도 마이크로초(㎲)당 2,000볼트의 스루-레이트(slew rate)를 갖는 궤환증폭기를 제공하기 위하여 상기한 트랜지스터들로 형성될 수 있다. 증폭기는 최대 25밀리암페어의 공급전류로 작동되며, 전압궤환방식 또는 전류궤환방식으로 접속될 수 있다.
전압궤환 형태인 이들 증폭기로 만들어진 샘플 및 홀드(sample and hold)회로는 50ns와 비슷한 정도로 전형적인 획득시간을 나타내며, 12비트(bit) 레졸루션(resolution)에 대해서 500ns인 종래기술과 비교되어 진다. 전류궤환 형태에 있어서, 전형적인 15ns 획득시간은 12비트의 레졸루션에서 200 Mhz의 대역폭으로 얻어질 수 있다. 마이크로초당 150볼트 및 마이크로초당 500볼트의 전형적인 스루-레이트는 각각 전압 및 전류궤환 형태에서 얻어질 수 있다. 본 발명의 트랜지스터들로 구성된 디지탈-아날로그 변환기는 적어도 11비트 레졸루션에 대해서 1/2 LSB에 30ns보다 작은 전형적이 정착시간을 나타낼 것이다. 이들 트랜지스터들로 구성된 스위치들(switchs)은 1ns 보다 작은 상승 및 하강시간을 나타낼 것이다. 프로그램할 수 있는 전류원으로 사용될 경우, 상기 스위치들은 1%보다 작은 비선형 프로그램(program)전류를 생산할 것이다.
공정은 고농도 불순물로 도프(dope)된 매몰콜렉터영역에 베이스로부터 유사한 거리 및 유사한 베이스 깊이를 가지는 각각의 바이폴라 트랜지스터의 상보쌍을 형성한다. 이들 유사한 윤곽들은 베이스와 매몰콜렉터영역에서 유사한 확산계수를 갖는 상보형 불순물로 얻어진다. 실리콘공정에 있어서, 바람직한 불순물들은 인과 비소가 있다. 이들 종류들은 각각 실리콘보다 더 작은 원자반경을 가지고 있기 때문에, 더 큰 원자반경을 가진 불순물원자가 활성격자구조 내부에 결함을 줄이기 위하여 추가될 수도 있다. 이와 같은 불순물로는 비소, 안티몬(antimony), 게르마늄(germanium)이 될 수 있다. 결함축소불순물의 농도는 매몰콜렉터영역의 순수 불순물 농도에 유해한 영향이 없도록 충분히 낮게 한다.
바이폴라 트랜지스터를 만들기 위해서는 이중레벨 폴리실리콘 공정이 바람직하다. 폴리실리콘의 첫 번째 도전체레벨은 바이폴라 트랜지스터의 외부베이스 영역을 형성하기 위하여 하부에 있는 결정(crystal)으로 더늦게 외방확산되는 불순물로 선택적으로 도프된다. 동일한 폴리실리콘 레벨은 또한 콜렉터 도전체들 및 콜렉터콘택(contact)영역들을 형성한다. 첫번째 도전체레벨은 절연층으로 덮히게 되고, 드라이브-인(drive-in)하기전에 내부베이스 영역을 노출시키기 위하여 패턴형성시킨다. 외부베이스 형성후, 절연층은 적어도 노출된 베이스영역 상에 형성되고, 그다음 내부베이스 불순물이 주입된다.
측방향 스페이서들은 개구사이즈를 감소시키기 위하여 내부 베이스 영역에 인접한 상부 절연층과 도전체의 첫레벨에 측벽에 형성되며, 후속으로 형성되는 에미터 영역을 한정한다. 내부베이스영역 상의 절연층은 내부베이스 영역으로부터 스페이서들을 분리한다. 내부베이스를 형성한 후, 스페이서들을 형성함으로써, 외부베이스와 에미터간의 공간은 내부베이스와 외부베이스의 부분중복을 적당히 유지하는한 증가될 수 있다. 증가된 에미터와 외부베이스 간의 공간은 전류이득과 에미터와 베이스 사이의 항복전압을 증가시키고, 에미터 접합 누설전류를 감소시킨다. 바람직하기로는, 절연층은 산화막이고, 스페이서들은 질화막이다. 이들은 스페이서의 언더컷팅(undercutting)을 배제하고, 외부베이스와 에미터간 공간의 향상된 조절성을 제공한다.
폴리실리콘의 두 번째 레벨은 웨이퍼 상에 그다음으로 형성된다. 처음의 N 및 P섬의 내부베이스 영역을 접촉하는 상기 두 번째 폴리실리콘층의 일부는 에미터콘택들을 형성하기 위하여 각각 N형 및 P형 불순물을 이용하여 선택적으로 도프된다. 불순물은 에미터영역들을 형성하기 위하여 에미터콘택들로부터 외방확산된다.
그 결과의 스페이서 도안과 불순물 윤곽은 고주파응답, 높은 얼리전압, 고항복전압 및 고전류이득을 갖춘 바이폴라 트랜지스터 구조를 제공한다. 상기 트랜지스터들은 밀도를 최대로 하기 위하여 최소의 기하학적 배열로 되는 분리된 섬들에 형성된다. 콜렉터영역의 불순물농도는 낮게 유지되고, 에미터, 베이스 및 콜렉터의 측방향 치수들은 최소화된다.
부가적인 장치들은 추가 공정단계들의 요함이 없이 형성될 수 있다. 예컨대, 커패시터는 결정층의 영역인 하부플레이트(plate)와 첫 번째 폴리실리콘 도전체인 상부 플레이트로 형성된다. 저항체들은 박막으로 형성되거나, 또는 기판 자체로 형성 될 수도 있다. JFET와 매몰 제너다이오드(zener diode)들 또한 다른 추가의 공정단계없이 형성될 수 있다.
본 발명의 다른 목적, 장점 및 신규한 특징들은 첨부한 도면과 관련하여 숙고할 때, 이하, 발명의 상세한 설명으로부터 명백해 질 것이다.
본 발명의 바람직한 실시예는 실리콘에 형성되어 있는 유전적으로 분리된 장치에 적용하여 기술되어져 있다. 다른 분리기술, 예컨대, 접합분리는 반도체재료 뿐 아니라 기타실리콘에도 이용될 수 있다. 제1도는 제조공정의 단계를 예시하고 있으며, 고농도로 도프된 매몰 콜렉터 영역이 여러개의 유전적으로 분리된 섬들로 이루어진 보다 저농도로 도프된 실리콘에 형성되어져 있다. 섬들은 유전층(12)에 의해 하부기판(10)으로부터 전기적으로 분리되어 있다. 섬들(18A-18D)은 각각 N+매몰영역(14A, 14B) 및 P+매몰영역(16B, 16D)을 구비하여 N-형 도전율로 된다. 바람직하게, N+매몰영역들은 인이 도프되고, P+매몰영역들은 붕소로 도프되는 것이 좋다. 인과 붕소는 매우 유사한 확산계수를 가지므로, 그 결과의 상보형 바이폴라 트랜지스터는 본질적으로 동등한 콜렉터 폭을 갖는다. 매몰영역에 대한 P형 및 N형 불순물 확산계수비는 0.5 내지 0.2범위내에 있다. 측방향 유전분리막은 유전층(20)과 폴리실리콘(22)으로 구획된 벽, 트랜치(trench)로서 제공된다.
예시된 구조는 ZMR, SIMOX, 또는 다른 분리방법을 결합한 웨이퍼에 의해 생성시킬 수 있다. 하나의 공정 플로우(flow)는 유전층(12) 상부에 형성된 N층으로 시작된다. 매몰층(14A, 14C, 16B, 16D)은 에피텍셜(epitaxial)성장을 수행함으로써 이식제로 형성시킬 수 있다. 조절된 에피텍셜두께는 본 발명의 트랜지스터 베이스와 매몰 콜렉터층 사이에 요구되는 거리를 설정하여 높게 결정한다. 바람직한 에피텍셜 두께는 2.0 내지 4.0 미크론 범위이다. 개개의 섬들은 트랜치들을 이방성식각하고, 수직한 트랜치측벽 상부에 산화층(20)을 형성함으로써 만들어진다. 일예로써, 트랜치들은 폴리실리콘(22)으로 채워질 수도 있다. 이들과 유사한 공정단계들은 널리 알려져 있으며, 베이저(Bajor) 등의 U.S.P.4,900,689, 베이트만(Beitman)의 U.S.P.4,929,566, 베이트만 등의 U.S.P4,951,102에 보다 상세히 나타나 있으며, 이것은 모두 본 발명의 출원인에 의해 출원된 것이며, 참고적으로 여기에 결합하였다.
고농도로 도프된 영역(14,16)은 고농도의 붕소와 인으로 형성되어진다. 이들 종류는 실리콘보다 더작은 원자반경을 가지고 있으므로, 실질적인 격자결함은 이들 영역의 결정구조에서 확대시킬 수 있다. 만일 이것이 허용된다면, 이와 같은 결함들은 접합간에 중대한 전류누설을 초래하며, 그로 인해 트랜지스터 내의 아날로그 성능 특성을 저하시킬 수 있다. 실리콘은 1.17Å의 원자반경을 가지는 반면에 붕소와 인은 각각 0.88Å 및 1.10Å의 원자반경을 갖는다. 본 발명에 의하면, 격자변형 및 그 결과의 격자결함은 격자상에서 붕소와 인의 효과를 상쇄하기 위하여 큰 원자반경을 가진 불순물들을 영역 14 와 16에 부가시킴으로써 감소시킬 수 있다. 이와 같은 불순물들은 비소, 안티몬, 또는 게르마늄으로 구성된 일군에서 선택되어 질 수 있다. 예컨대, 비소는 1.18Å의 원자반경을 갖고 있다.
제13도에 도시된 바와 같이, N-층(13)은 기판(10)의 유전층(12)상에 형성된다. 더 큰 도스(dose)의 N형 불순물, 예컨대 인이 선택적으로 이식되고, 영역 14A와 14C를 형성하기 위하여 드라이브-인되어진다. 그 다음, 변형 구조불순물, 예컨대 비소가 블랭킷(blanket)이식에 의해 층(13)전면으로 주입된다. 마지막으로, P형 불순물 예컨대, 붕소는 제14도에 보인 바와 같이 영역 16B와 16D에 선택적으로 이식된다. 그런다음, 웨이퍼는 비소와 붕소를 드라이브-인하기 위하여 열처리된다. 그 결과의 결함보상 불순물의 농도는 형성된 어느 영역에도 중대하게 역 불순물을 첨가하지 않는다. 예컨대, N형 비소이식제는 매몰영역 16B와 16D를 형성하기 위해서 사용된 P형 붕소 도스량의 1/10 내지 2/10가 되어야 한다.
고농도로 도프된 영역을 설치함으로써, NPN트랜지스터가 섬 18A에, PNP트랜지스터는 섬 18B에, 매몰 제너다이오드는 섬 18C에 형성되어 지고, 커패시터는 섬 18D위에 형성되어 진다.
PNP트랜지스터의 콜렉터영역을 형성하기 위해서는, P형 불순물, 예를들어 붕소를 이온(ion)이식에 의해서 섬 18B에 주입시킨다. 매몰영역 14A 및 16B에 콘택들을 형성하기 위해서는 N형 불순물, 예컨대 인을 섬 18A에 주입시키고, P전도형 불순물, 예컨대 붕소는 섬 18B에 주입시킨다. 섬 18C는 접합 제너다이오드의 일 요소와 매몰 N+영역(14C)에 매몰접촉을 동시에 형성하기 위해서 N+이식제를 이식받는다. 섬 18D에 있는 P형 이식제는 커패시터 하부플레이트를 형성한다. 그 다음으로, 웨이퍼는 모든 P 및 N 매몰콘택들 뿐만아니라 각 매몰 N+및 P+영역에 연결시키기 위한 전면의 콜렉터 이식제를 드라이브-인시키기 위해서 1/2시간 내지 3시간동안 1000℃ 내지 1200℃의 범위에서 열처리되어 진다. 제2도에서 나타낸 것처럼, 이것은 N+콜렉터콘택(26A), P+콜렉터콘택(28B), N+제어다이오드영역(26C), 매몰콘택영역(26C') 및 P+커패시터 하부플레이트영역(28D)을 초래한다. P-콜렉터영역(24) 또한 섬(18B)에 형성된다.
바람직하기로는 섬들(18A, 18C, 18D)의 N-영역은 3×1015Cm-3내지 9×1015Cm-3범위의 불순물 농도, 또는 0.4ohm-Cm 내지 1.3ohm-Cm 범위의 벌크(bulk)저항률을 갖는다. P-콜렉터영역(24)은 200KeV 내지 700KeV범위의 에너지로 1×1012Cm-2내지 8×1012Cm-2범위에 있는 도스를 이식함으로써 형성된다. 이것은 콜렉터에 있어서 6×1015Cm-3내지 2×1016Cm-3까지 범위인 순수불순물농도를 초래한다. 영역(26)을 형성하는 N형 이식제의 도스는 50KeV 내지 200KeV의 에너지로서 5×1014Cm-2내지 5×1015Cm-2범위내에 있다. 그 결과의 N+콘택들 및 다이오드영역(26)은 2×1018Cm-3내지 2×1019Cm-3범위내에서 불순물농도를 갖는다. 유사하게, P+콘택 및 플레이트영역(28)은 50KeV내지 200KeV에너지에서 5×1014Cm-2내지 5×1015Cm-2의 이식도스를 이용하여 형성된다. 그 결과의 P+콘택들과 매몰영역(16)은 2×1018cm-3내지 2×1019Cm-3범위 내에서 불순물농도를 갖는다.
표준 LOCOS기술에 있어서는, 두꺼운 리세스드(recessed) 산화막영역(30)이 활성장치영역을 한정하기 위해서 섬안에 형성된다. 그 결과 구조는 활성베이스영역들로 부터 콜렉터콘택들을 분리하는 산화막영역(3)을 보여주기 위해서 제 2 도에 단지 도식적으로 도시되어 있다. 리세스드 산화막은 베이스와 콜렉터 간의 축전용량을 감소시킨다.
양질의 얇은 산화층(32)은 500Å 내지 2500Å의 두께로 기판의 표면상에 열적으로 성장되어진다. 그 다음으로, 얇은 산화층(32)은 베이스영역들, 제너영역, 제 2도의 콘택영역 및 하부 커패시터 플레이트영역(28D)의 콘택개구를 노출시키기 위해서 패턴형성 및 식각되어진다. 플레이트영역(28D)위의 층(32)의 잔류부분은 커패시터 유전체로써 종사한다.
언도프드(undoped) 폴리실리콘의 첫번째 도전체층이 그다음으로 퇴적되고; 고농도 이식제로 선택적으로 도프되고; 그다음으로 제 3 도 및 제 4 도에 나타낸 것처럼, 베이스콘택(40,42), 콜렉터콘택(41,43), 제너다이오드콘택(44), 애노우드(anode)콘택(45), 하부 커패시터 플레이트콘택(46) 및 상부 커패시터 플레이트(47)가 동시에 형성 되도록 패턴형성 및 식각된다.
이것은 두꺼운 절연층(48), 즉 퇴적산화막의 형성에 의해 수행된다. 층(48)과 폴리실리콘의 첫레벨은 콘택들과 내부베이스 개구들을 형성하기 위해서 패턴형성되어진다. 즉, 제 4 도에 보인 것처럼, 베이스콘택 영역(40,42)의 일부와 위에 놓인 유전층(48)의 일부는 섬들(18A, 18B) 각각의 내부베이스 일부분을 노출시키는 개구(49,50)를 형성하기 위해서 제거되어진다. 플라즈마(plasma)식각은 개구(49, 50)에 거의 수직한 측벽을 제공하며, 내부베이스가 형성될 실리콘으로의 과도식각을 최소화 한다.
제 5 도를 참조하면, 불순물은 내부베이스부분(52,56)을 만들고 콜렉터콘택 영역에 오믹(ohmic)콘택부분(54,56,57)을 유지시키기 위해서 폴리실리콘의 첫번째 층에서 부터 단결정 섬들로 확산된다. 게다가, 확산단계는 이미 형성된 캐소우드(cathode)영역(26C)과 폴리실리콘층(45)에서 형성된 애노우드영역(59) 사이에서 매몰제너접합을 제공한다. 콘택부분(58)과 유사한 오믹콘택부분 또한 커패시터의 콘택영역(28D)(제 5 도 내지 제 9 도에 도시되지 않음)에도 형성된다. 오믹콘택부분으로의 외방확산은 확산공정으로 부터 초래될 수 있는 표면 가까이의 어떠한 불순물농도의 손실에 대해서도 보상한다.
이 확산동안에, 얇은 산화층(60)이 노출된 내부베이스 영역위에 형성된다.
이 산화막은 후속의 이식제에 대한 차폐물로써의 역할을 하며, 개구(49,50)를 식각 할때 손상을 받을 수도 있는 약간의 결정재료를 소모시킨다. 동시에, 얇은 측벽산화막(60A)이 제 5 도에 나타낸 것처럼, 첫번째 폴리실리콘층의 노출된 부분을 따라 형성된다. 도시의 단순화를 위해서, 첫번째 폴리실리콘층에 연한 측벽요소(60A)는 일련의 도면들에 도시하지 않았다.
P형 외부베이스 영역(52)을 형성하기 위하여, 5×1015Cm-2붕소도스가 50KeV 범위내의 에너지로서 이식되어진다. N형 외부베이스 영역(56)을 형성하기 위해서, 5×1015Cm-2의 인도스가 100KeV 범위내에 있는 에너지레벨로 이식된다. 이식제는 확산된 N+및 P+영역을 생성하기 위해서 1/2시간 내지 3시간 동안 900℃ 내지 1050℃의 온도로써 드라이브-인된다. P+영역(52)은 1×1018Cm-3내지 1×1020Cm-3의 순수불순물농도 및 1000Å 내지 5000Å 범위 내의 깊이를 갖는다. N+영역(56)은 1×1018Cm-3내지 1×1020Cm-3범위내의 순수불순물농도 및 1000Å 내지 5000Å의 깊이를 갖는다. 바람직하게는 첫번째 폴리실리콘층은 1000Å 내지 5000Å 범위내의 두께를 가지며, 절연층(48)은 2000Å 내지 6000Å범위내의 두께를 갖는다. 얇은 산화막층(60)은 200Å 내지 1000Å범위내의 두께를 갖는다.
매몰제너다이오드들의 다른 형성법과 그들 작동의 완전한 기재는 비이솜(Beasom)의 U.S.P.4,398,142 및 로스코스(Roskos)의 U.S.P.4,652,895에 논의되어 있으며, 여기에서는 참고적으로만 결합된다. 본 공정단계의 조합은 그곳에 나타낸 바와 같은 구조를 형성하기 위하여 사용되어 질 수 있다.
제 5 도에 나타낸 것처럼, P형 불순물과 N형 불순물은 섬들(18A, 18B)안에 내부베이스 영역들(62,64)을 각각 형성하기 위해서 개구(49,50)를 통해 선택적으로 이식된다. 참고용으로 제 6 도에 도시되어 있다.
에미터 도전체(폴리실리콘의 일련의 레벨로 형성되는)로부터 첫번째 폴리실리콘 도전체와, 확산된 외부베이스 영역을 분리시키기 위해서, 측벽 스페이서들이에미터 개구들에 인접한 첫번째 레벨 폴리실리콘의 단부를 따라서 형성된다. 간단하게, 질화층은 산화층(60)위에 퇴적되고, 그 다음으로 폴리실리콘층에 모든 개구들의 측면을 따라 자기정렬된 절연스페이서를 형성시키기 위하여 이방성 식각된다. 스페이서들은 첫번째 절연층(48)으로 부터 산화층(60)으로 뻗는다. 질화막은 다음에 논의되는 이유 때문에 바람직한 스페이서 재료가 된다. 공정의 특징은 스페이서가 에미터영역을 한정하기 위한 보다 좁은 폴리실리콘 개구를 형성한다는 것이며, 에미터 치수를 효과적으로 더욱 작게하는 것이다. 이것은 에미터-베이스간 접합영역을 축소시킴으로써, 그 결과의 최종 트랜지스터의 속도는 증가한다.
본 발명에 의하면, 내부베이스영역(62)을 위한 이식은 폴리실리콘의 첫 번째 레벨을 식각한 후, 그리고 스페이서(66)가 형성되기 전에 실행된다. 이것은 스페이서 형성후에 내부베이스 이식제를 이입하는 공정순서 이상의 잇점이 있다. 즉, 스페이서를 한정하기전 내부베이스 이식을 수행하는 것으로, 내부 및 외부베이스 이식제를 드라이브-인하기 위하여 이용되는 열처리가 확산영역의 충분한 겹침을 제공하는, 즉 콜렉터-베이스 접합이 역바이어스(bias)될 때, 베이스의 펀치스루(punch through)를 방지하기 위해서 관련영역이 충분히 도프되는 것을 보증한다.
스페이서(66)는 첫번째 폴리실리콘 레벨의 모든 측벽을 따라서 형성되기 때문에, 첫번째 폴리실리콘 레벨의 단부로 부터 연속으로 형성된 에미터영역(74)(또는, 80)을 분리하게 될 것이다. 스페이서 형성에 앞서서 외부베이스 이식을 행하는, 본 공정의 특징은 후속의 에미터 이식이 스페이서(66)에 대해서 정렬된다는 것이다. 또한, 외부베이스 영역(52)이 상기 첫번째 폴리실리콘 레벨로 부터 외방확산하는 불순물에 의해 형성되기 때문에, 에미터에서 외부베이스 영역까지의 순수한 분리거리는 외부베이스의 측면확산 길이보다 작은 스페이서폭에 의해 주로 결정된다. 스페이서를 형성하기 전에 내부베이스를 이식함으로써, 내부베이스를 연결하기 위해서 요구되는 외부베이스의 측면확산량을 최소화할 수 있다. 이와 같이, 외부베이스와 에미터 사이에 초래된 공간은 전류이득 및 에미터-베이스 접합의 항복전압을 최대로 하고, 에미터-베이스간 누설전류를 최소로 하는 바람직하게 큰 분리거리가 된다. 요약해서, 선행의 공정은 가장 바람직한 바이폴라 트랜지스터 특성, 즉 고주파 아날로그 응용을 위한 고항복전압 및 낮은 누설전류를 제공한다.
선행공정의 또다른 특징은 이식된 내부베이스 영역을 손상함이 없이 스페이서를 한정시킬 수 있다는 것이다. 스페이서를 형성하는 동안에, 조절되지 않은 방법으로 이식된 도스가 제거될 수 있으므로 내부베이스의 위에 놓여 있는 실리콘으로 식각가능성이 배제되는 것이다. 전류이득, 얼리전압 및 항복전압과 같이 중요한 아날로그 트랜지스터 파라메타는 내부베이스의 집적된 불순물농도내의 변화에 의해서 영향을 줄 수 있다. 본 공정은 스페이서 형성 동안에 식각저지막으로서 산화층(60)을 이용함으로써 상기 장치파라메타들의 열화를 방지한다.
선행공정에 의하면, 얇은 산화층(60)은 내부베이스를 이식하고, 스페이서(66)를 퇴적하기 전에 성장되어진다. 질화막 스페이서(66)가 산화층(60)을 통한 에칭없이 제조하는 환경에서 반복적으로 식각되어 질 수 있는 건식각기술은 산화막에 대하여 충분히 선택적이라고 알려져 있다. 이와 같이, 질화막/산화막 샌드위치 하의 실리콘은 손상되지 않는다. 스페이서 개구내에서, 층(60)으로 부터 잔류하는 산화막은 계속해서 습식 식각액으로 제거된다. 예컨대, 희석된 불산(HF) 용액은 실리콘과 질화막 양쪽에 대해서 매우 선택적이다. 이와 같이, 내부베이스 이식제의 무결함 상태가 유지된다. 제 7 도에 표시된 바와 같이, 산화층의 잔류 필라멘트(filament)는 습식각단계 후에 스페이서(66) 아래에 남는다. 상기 필라멘트는 폴리실리콘 베이스콘택 영역과 에미터영역(74,80) 사이의 전기적인 분리를 보증한다.
질화막 스페이서와 내부베이스 사이에 개재된 얇은 산화막영역(60)이 갖는 또다른 잇점은 양질의 실리콘 표면이 유지된다는 것이다. 실리콘과 직접 접촉된 질화막 필름은 실리콘표면에서 계면포획 및 재결합중심을 특징적으로 야기시킬 것이다. 이들 계면포획 및 재결합 중심들은 낮은 콜렉터전류 레벨에서 전류이득을 감소시킬 것이다. 제 7 도에서 보인 양질의 필라멘트는, 습식식각후 잔류하는 열산화막영역(60)을 개재하여 사변으로 부터의 상기 열화를 방지하게 된다. 폴리실리콘(68)의 두번째 도전층은 제 7 도에 나타낸 바와 같이, 섬들(18A, 18B)의 노출된 베이스영역에 접하여 기판 상부에 형성된다. 패턴형성된 감광막(70)은 NPN트랜지스터의 베이스영역(62)에 접촉하는 두번째 폴리실리콘층(68)의 일부를 노출시키기 위한 개구(72)를 제공한다. N형 불순물은 노출된 폴리실리콘으로 주입된다. 그 다음에, 감광막(70)이 제거되고, 제 8 도에 보인 것처럼, 두번째 감광막 마스크(76)는 PNP트랜지스터의 베이스영역(64)에 접촉하는 두번째 폴리실리콘층(68)의 일부를 노출시키기 위한 개구(72)를 제공한다. P형 불순물이 노출된 폴리실리콘에 주입된다.
이제, 제 9 도를 참조하여 보면, 두번째 폴리실리콘층(68)은 도프된 폴리실리콘 콘택들(68A,68B)을 남기도록 패턴형성 및 식각된다. 그 다음, 그 표면은 도프된 폴리실리콘 콘택들(68A,68B)이 노출되어 남아있는, 패턴된 절연층(82)으로 덮힌다. 그런 다음, 웨이퍼는 두번째 폴리실리콘층으로 부터 하부에 있는 실리콘으로 이식제를 외방 확산시키기 위해서 열처리된다. 그 결과의 N+에미터영역(74) 및 P+에미터영역(80)을 제 9 도에 보여주고 있다. 동시에, 이온 이식된 내부베이스 불순물은 P형 내부베이스 영역(62) 및 N형 내부베이스 영역(64)을 한정하기 위해서 드라이브-인되어진다.
택일적으로, 두개의 열처리공정 단계가 수행될 수 있다. N형 불순물이 이온 이식되어진 후, 첫번째 열처리단계가 실행된다. P형 불순물이 이온이식된 후, 두 번째 폴리실리콘층(68)이 패턴형성되고, 두번째 절연층(82)이 채워진다. 바람직하기로는 층(82)은 고농도로 도프된, 예컨대 BPSG이다.
내부베이스 영역(52)을 형성하는 P형 이식제는 예컨대, 5KeV 내지 40KeV의 에너지에서 5×1012Cm-2내지 5×1013Cm-2범위의 도스로 된 붕소이다. N형 내부베이스영역(64)은 5×1012Cm-2내지 5×1013Cm-2의 범위를 갖는 인이식제로 형성되며, 40KeV 내지 90KeV 의 에너지로 이식되어질 것이다. 에미터(74)를 형성하는 N형 이식제, 예컨대 5×1015Cm-2내지 5×1016Cm-2범위의 비소도스는 50KeV 내지 150KeV의 에너지로 이식된다. 에미터(80)를 형성하는 P형 이식제, 예컨대 5×1015Cm-2내지 2×1016Cm-2범위의 붕소도스는 30KeV 내지 80KeV의 에너지로 이식된다.
첫번째 열처리단계는 900℃ 내지 1100℃의 온도범위에서 1시간 내지 45분의 기간동안 수행되고, 두번째 열처리단계는 850℃ 내지 1000℃의 온도범위에서 1시간내지 45분 동안 수행된다. 그 결과의 P형 베이스영역(62)은 4×1017Cm-3내지 1×1018Cm-3범위의 정상치 순수불순물농도 및 2000Å 내지 4000Å범위의 깊이를 갖는다. N형 베이스영역(64)은 7×1017Cm-3내지 2×1018Cm-3범위의 순수 정상치 불순물농도 및 2000Å 내지 4000Å 범위의 깊이를 갖는다. N+에미터영역(74)은 1×1019Cm-3내지 1×1020Cm-3범위의 정상치 순수불순물농도 및 200Å 내지 1000Å 범위의 깊이를 가지며, P+에미터영역(80)은 200Å 내지 1000Å범위의 깊이로 1×1019Cm-3내지 1×1020Cm-3범위의 순수불순물농도를 갖는다.
그 결과의 상보형 바이폴라 트랜지스터 구조는 본질적으로 0.15 내지 0.35미크론의 범위에 있는 베이스폭과 매치되며, 2.0 내지 4.0미크론의 에피텍셜 두께에 대하여 0.75 내지 1.5미크론의 범위에 있는 콜렉터폭과 본질적으로 매치된다.
섬 18A의 NPN트랜지스터와 섬 18B의 PNP트랜지스터 간의 콜렉터폭의 비는 0.75 내지 1.3의 범위에 있어야 한다. 이것은 12볼트보다 더큰 항복전압을 유지하는 동안 콜렉터 직렬 레지스턴스(resistance)를 최소로 한다. 상기 비는 인이 N형 매몰영역과 N형 베이스영역에(비소, 또는 안티몬대신에) 사용되고, 붕소가 P형 매몰영역과 P형 베이스영역에 사용될 때, 가능하게 된다. 붕소는 인과 매우 유사한 확산계수를 가지기 때문에, 그 결과의 콜렉터폭은 유사하다.
개구들(84,86)은 두번째 열처리 전에 절연층(82)과 절연층(48)에 식각되어진다. 두번째 열처리 전에 개구를 형성함으로써, BPSG층(82)은 보다 완만한 토폴로지(topology)를 제공한다. 개구형성 후에, 박막저항체(88)가 종래의 감광막 리프트 오프(lift-off)기술로 형성될 수 있다. 이것은 상호연결된 두 개의 금속층을 형성함으로써 수행될 수 있다.
제 10 도는 다른 저항체 구조가 형성될 수 있는 P형 섬(18E)을 나타낸다. P-영역(24)은 제 2 도의 콜렉터영역(24)이 섬(18B)에 있는 PNP트랜지스터를 위해 형성될 때 같이 형성된다. P+오믹콘택들(58E,58E')은 콜렉터콘택(43)과 동시에 형성된 첫레벨 폴리실리콘 도전체들(43E,43E')로 부터 불순물의 외방확산에 의해 P-영역에 형성된다. 이와 같이 섬영역(18E)은 저항체 영역을 제공한다.
보다 낮은 레지스턴스, 확산저항체는 제 11 도에 나타내었다. 매몰영역(14F)을 구비한 N섬(18F)은 첫레벨 폴리실리콘층(40F,40F')의 저항체 콘택들로 부터 외방 확산시킴으로써 형성된 내부저항체 콘택영역들(52F,52F')을 갖는다. 내부저항부(62F)는 NPN트랜지스터의 내부베이스부의 형성과 동시에 형성된다. 또한, 폴리실리콘 저항체들은 두 폴리실리콘층의 어느 하나에 선택적으로 도핑함으로써 집적회로상에 형성될 수도 있다.
접합전계효과 트랜지스터, JFET는 어떤 추가공정 단계의 요구없이 바이폴라장치 측면을 따라서 형성될 수 있다. 제 12 도에 나타낸 것처럼, P+매몰영역(16G) 및 P-영역(24G)을 구비한 P-섬(18G)영역은 제 2 도의 매몰콜렉터 콘택영역(28G)과 동시에 형성된 P+하부게이트 콘택영역(28G)을 포함한다. P-영역(24G)은 하부게이트를 형성한다. N+소오스 및 드레인영역들(56G,56G')은 첫번째 폴리실리콘층으로 부터 형성된 소오스 및 드레인도전체들(42G,42G')로 부터 외방확산시킴으로써 형성된다. P+콘택영역(58G)은 첫레벨 폴리실리콘으로 부터 외방확산함으로써 형성된다. N채널 영역(64G)은 제 9 도의 내부베이스(64)와 동시에 형성된다. P+상부게이트(80G)는 에미터(80)의 형성동안에 상부게이트콘택(68G)으로 부터 외방확산함으로써 형성된다. 리세스드 유전분리영역(30) 또한 하부게이트영역(24G)에 제공되어진다. 하부게이트콘택(43G) 또한 첫번째 폴리실리콘층으로 부터 만들어진다.
본 발명의 원리에 따라 형성된 NPN 및 PNP트랜지스터의 얻을 수 있는 동작 특성은 다음과 같다.
파라메타 NPN PNP
Ft 〉7.0GHz 〉3.0GHz
전류이득 〉100 〉100
얼리전압 〉60V 〉40V
BVCEO〉12V 〉12V
BVCBO〉12V 〉12V
JFET는 다음의 특성을 가질 것이다.
파라메타 NJFET
Ft 〉4.0GHz
Vp 〉0.5V
BVdss 〉5.5V
상기한 바의 시도는, 얼리전압 및 항복전압과 함께 주파수응답을 최적화하도록 만들어져 있다. 이것은 정확한 주파수응답(Ft)보다도 아날로그응용에 있어서 더욱 중대한 것이다. 디지탈응용에 있어서, 상기한 장치 항목들은 거의 중요한 것이 아니다. 아날로그 및 디지탈 트랜지스터에 대한 몇몇 대표적인 파라메타 범위들은;
파라메타 아날로그 디지탈
얼리전압 〉40V 〉3V
누설전류 〈100nA 〈100μA
잡음 〈100 nv/rt-Hz 〈1000 nv/rt-Hz
트랜지스터의 베이스와 매몰층 사이의 공간은 콜렉터-베이스 간의 항복전압(BVCEO), 얼리전압, 직렬 콜렉터 레지스턴스(Rcs)에 중대한 영향을 미치며, 그 결과로써, 트랜지스터의 주파수응답(Ft)에 중대한 영향을 미친다. 불행히도, 항복전압과 얼리전압은 Rcs 및 Ft에 대한 트레이드오프(tradeoffs)이다. 아날로그응용에 있어서, 이들 파라메타의 적당한 제어가 중요하므로, 베이스와 매몰층 사이의 공간은 주의해서 설계되어야 한다. 이것은 설계와 제어를 위한 이와같은 공간이 두 개있기 때문에 상보공정에서 수행시키기가 더욱 어렵게 된다. 매몰영역과 베이스영역에 대하여 붕소와 인을 사용함으로써, 매치된 콜렉터 폭들이 가능하다. 이것은 12V보다 더큰 콜렉터-베이스 간의 항복전압이 유지되는 동안 낮은 콜렉터 직렬 레지스턴스를 제공한다.
스페이서 형성에 앞서서 주입하는 내부베이스의 몇몇 잇점은 다음과 같다. 외부베이스의 깊이 및 측면확산 이상의 제어는 스페이서(66)의 형성에 앞서서 내부베이스가 외부베이스에 상대적으로 매우 근접해서 주입되고, 에미터이식은 외부베이스가 에미터로 부터 비교적 멀리에 유지될 수 있도록 스페이서를 형성한 후에 수행되기 때문에 중요하지 않게 된다. 또 다른 잇점의 하나는, 본 배열이 더 높은 전류 이득과 에미터-베이스 간의 항복전압을 유지한다는 것이다. 스페이서폭 이상의 제어는 외부베이스와 에미터 사이에서 있을 수 있는 증가된 거리때문에 중요하지 않게 된다.
얇은 산화막에 의해 섬들로 부터 분리되는 질화막 스페이서의 사용은 아날로그 트랜지스터에 다음의 잇점을 제공한다. 전류이득, 얼리전압 및 항복전압의 제어는 플라즈마식각에 의한 실리콘의 전위제거로 인해 영향받지 않는다. 에미터-베이스접합 누설전류는 실리콘표면이 플라즈마에 의해 손상되지 않기 때문에 더욱 작아진다. 트랜지스터의 잡음은 손상되지 않은 실리콘으로 인해서 줄어들게 된다.
커패시터의 유전체를 형성하고, 또한 섬들의 표면을 덮는 얇은 산화막(32)은 첫번째 폴리실리콘의 퇴적 직전의 공정에서 조기에 만들어진다. 이것은 커패시터의 유전체의 불순물 뿐만 아니라 섬들의 표면을 보호하며, 그럼으로써 그것의 성능과 재현성을 향상시킨다.
본 발명은 단일공정에서는 이전에 얻을 수 없는 유일한 복합특징을 제공하며, 회로동작에 있어서 현상(現狀)을 확대하는 생산물을 설계 및 개발하기 위한 가능성을 제공한다. 향상된 주파수응답, 얼리전압 및 항복전압은 DC특성을 유지 또는 향상시키고 전력손실을 최소화하는 반면에, 더 높은 주파수에서 더 높은 동작레벨을 갖는 생산물을 제공한다. 주어진 전류레벨, 60볼트 NPN얼리전압 및 40볼트 PNP얼리전압에 대하여, 상기 상보형 바이폴라 공정은 회로주파수응답에 있어서 이전의 공정으로 만들어진 장치 이상으로 약 10배의 향상성을 제공한다. 주어진 레벨의 전력 손실에서 더 높은 AC동작을 수행하는 생산물을 개발하기 위한 가능성이 이제 제공되어 있다. 반대로, 주어진 주파수 동안에, 전력소모는 크게 감소될 수 있다.
전래의 작동증폭기는 전압궤환증폭기로 알려져 있으며, 그것의 응용은 사실상 모든 전자시스템에 있다. 고속으로 언급되는 작동증폭기의 일군은 RF, 신호처리, 통신, 의료/산업 영상, 및 비디오 시스템에서 요구되어진다. 전압궤환증폭기는 전류 궤환증폭기보다 능동필터 및 적분기로써 더욱 적합하다. 종래의 정압궤환증폭기에 대한 동작특성과 본 발명에 의해 구성된 증폭기(제 15 도)의 동작특성의 비교는 다음과 같다.
파라메타 종래기술 본발명
단위 이득대역폭 350 MHz 700 MHz
스루-레이트 1000 V/μs 2500 V/μs
정착시간(0.1%) 20 ns 6 ns
공급전류 40 mA 20 mA
본 발명의 바이폴라 트랜지스터를 결합한 전류궤환증폭기는 다음 특성을 가지게 될 것이며, 제 16 도에서 블럭도 형태로 나타내었다.
파라메타 종래기술 본발명
-3dB 대역폭 150 MHz min. 500 MHz min
출력전압 100 ohm으로 +/-3Vpp 100 ohm으로 +/-3Vpp
공급전류 18 mA max 24 mA max
스루-레이트 1600 V/μs 2000 V/μs min
상기한 특성으로 부터, 그것은 적어도 500 MHz의 대역폭과 2000V/㎲의 스루-레이트를 갖는 본원 집적회로를 결합한 궤환증폭기인 것을 보여주고 있다. 또한, 최대전류는 24 mA 이하이고, 전류궤환증폭기는 24 ns보다 작은 정착시간을 갖는다.
전압궤환 또는 전류궤환증폭기는 샘플 및 홀드회로의 동작을 향상시키기 위해서 사용될 수 있다. 대표적인 수단이 입력 상호콘덕턴스의 증폭기(A1), 낮은 누설전류 전압스위치(SW), 및 출력 적분증폭기(A2)를 포함하여 제 17 도에 나타내었다. 상기 스위치(SW)는 샘플 및 홀드게이트(gate)를 통해서 제어된다. 앞선 설계에 있어서, A1 및 A2는 전압궤환증폭기이다. 상기 처리에 의하면 제 17 도의 회로는 다음처럼 향상된 전형적인 특성을 구비한 전압 또는 전류궤환증폭기의 어느 하나로 형성될 수 있다.
파라메타 종래기술 전압궤환 전류궤환
획득시간 500 ns 50 ns 15 ns
스루-레이트 90 V/μs 150 V/μs 500 V/μs
대역폭 4.5 MHz 45 MHz 200 MHz
레졸루션 12 비트 12 비트 12 비트
이전의 디지탈-아날로그 변환기(DACs)는 서보루프(servo loop)(도시하지 않음)에 있어서 슈퍼베타(super Beta) 트랜지스터와 작동증폭기를 결합함으로써 12비트 레졸루션보다 더 크게 얻어질 수 있다. 대표적인 선행기술의 셀은 제 18a 도에 도시되어 있다. DAC의 속도는 작동증폭기의 대역폭, R-2R 래더(ladder)의 축전용량, 및 트랜지스터의 주파수응답에 의해 제한된다. 우수한 주파수응답은 주어진 전력레벨 동안에 10배까지 출력하는 작동증폭기의 대역폭이 증가하는 본발명에 따라서 제공된다. 제 18B 도를 참조하면 슈퍼베타 장치는 대략 10배의 속도잇점을 제공하는 N채널 JFET로 대체된다. 만일 JFET의 상호콘덕턴스가 DAC셀 전류원에 매치하는 12비트를 얻기가 불충분하다면, 제 18C 도에서 보여준 PNP/NPN 조합이 사용될 수 있다. R-2R 래더는 충분히 축척된 설계를 사용, 즉, 인접셀 사이의 장치크기를 비례시키는 것에 의해 축전용량을 감소시킴으로써 배제될 수 있다. 이것은 더욱 작은 리소그래피를 가능하게 한다. 정착시간 -1/2LSB의 비교는 다음과 같다.
파라메타
레졸루션 종래기술 본발명
정착시간 - 12 비트 14 비트 8 비트 11-12 비트
1/2 LSB 250 ns 400 - ns 〈10 ns 25 ns
본 발명은 전류-전압 변환을 제공하기 위한 전류방식 DAC로 전압출력증폭단의 집적이 가능하도록 만족할 만한 직렬-콜렉터 레지스턴스 및 주파수응답 특성으로된 PNP 트랜지스터를 제공한다. 이것은 선행기술의 DAC의 오프-칩(off-chip) 전류-전압변환단에 대한 필요를 배제한다.
핀드라이버(pin driver)의 스위치단은 제 19 도에 도시되어 있다. 그것은 제어 전류원을 턴온(turn on) 또는 턴오프(off)로 함으로써 입력과 출력 사이에서 온 또는 오프로 바뀐다. 스위치단이 온일때, 그것은 DC 및 AC신호에서 낮은 레지스턴스 통로가 되며, 따라서 작은 오프셋전압과 작은 AC감쇠가 생기게 한다. 스위치, 출력 또는 제어전류원이 오프일때, 출력노드(node)는 높은 임피던스(impedance)점이 된다. 매우 가끔, 차동쌍이 전류원을 턴온 또는 턴오프시키기 위해서 사용된다. 스위치에서 출력신호는 1 ns 이하의 상승 및 하강시간을 갖는다.
제 20 도의 전류컨베이어는 가상접지로써 작용하는 적어도 하나의 낮은 임피던스 입력 및 적어도 하나의 높은 임피던스 출력으로 구성된다. 입력전류는 저항체 및 전압원, 또는 적어도 하나의 전류원을 경유하는 낮은 임피던스입력을 통해서 전류컨베이어에 주입되며, 그것이 출력에 도달하기 전에 또다른 입력전류를 추가하거나 증폭될 수 있다. 본 발명에 따른 트랜지스터를 결합한 전류컨베이어는 1 ns 보다작은 전달지연을 고려한 높은 주파수응답을 갖는다. 베타-얼리전압 적(積)은 더나은 선형전류 프로그래밍과 더높은 출력임피던스를 가능하게 한다. 그것은 또한 처리 양방향신호의 가능성을 제공하는한 속도요구를 유지하는 상보형 바이폴라 트랜지스터로 만들어질 수도 있다.
초고속 비교기는 선형 및 혼합신호 검사시스템, 섬유광학통신 및 고속데이타 획득시스템에서 응용성을 구비하며, 제 21 도에 도시되어 있다. 그것은 TTL 출력으로서 뿐만 아니라 ECL 호환논리 출력으로서 발전될 수 있다. 본 발명의 트랜지스터를 결합한 제 21 도의 비교기는 0.5 ns(ECL) 및 1.0 ns(TTL)의 전달지연을 나타낸다.
상술한 실시예를 좀 더 구체적으로 정리하여 설명하면 하기와 같다. 본 발명에 따른 바이폴라 트랜지스터의 일 실시예로서 전기적으로 분리된 반도체 섬에 형성되고 적어도 100의 전류이득, 적어도 12볼트의 BVCBO를 갖는 바이폴라 트랜지스터는, 더욱 고농도로 도프된 영역을 구비하고, 순수 제1도전형으로 도프된 콜렉터;
콜렉터에 인접하여 순수 제2도전형 농도로 도프된 영역에 형성된 베이스; 및 베이스에 인접하여 순수 제1도전형으로 도프된 에미터로 구성되고, 상기 트랜지스터는 적어도 40볼트의 얼리전압과, 적어도 3 GHz의 주파수응답을 구비하여 이루어지며;
상기의 트랜지스터는 적어도 7 GHz의 주파수응답을 갖고 평면반도체 표면을 따라 형성된 집적회로에 구성되며, 표면에 대하여 수직구조로 형성되며; 표면 아래에 매몰되어 있는 N형 도전체인 콜렉터의 고농도로 도프된 영역;
고농도로 도프된 매몰 콜렉터영역 위에 위치된 베이스; 및
베이스가 형성되어 있는 도프된 영역으로 둘러싸인 영역에 있는 콜렉터 위에 위치된 에미터로 이루어지는 것을 특징으로 한다.
상술한 바와 같이, 첫번째의 전기적으로 분리된 반도체 섬에 형성된 제1 PNP 트랜지스터 및 두번째의 전기적으로 분리된 반도체 섬에 형성된 제2 NPN트랜지스터가 각각 적어도 100의 전류이득을 갖고 구성되는 반도체 표면에 형성한 집적회로는 동일도전형의 보다 저농도로 도프된 영역에 인접한 고농도로 도프된 영역을 구비하는 P-도전형 콜렉터를 포함하는 제1 트랜지스터; 및
동일도전형의 보다 고농도로 도프된 영역을 구비한 N-도전형 콜렉터를 포함하는 제2 트랜지스터로 구성되며, 상기 제1 및 제2 트랜지스터는 적어도 40볼트의 얼리전압, 적어도 12볼트의 BVCBO및 적어도 3 GHz의 주파수응답을 가질 수 있다.
상기 제1 트랜지스터의 콜렉터의 고농도로 도프된 영역은 주로 붕소로 도프되어 지고, 상기 제2 트랜지스터의 콜렉터의 고농도로 도프된 영역은 주로 인으로 도프 될 수 있다.
또한, 상기 집적회로는 동일도전형의 보다 저농도로 도프된 영역에 인접한 고농도로 도프된 영역을 구비한 P-도전형 콜렉터를 포함하는 제1 트랜지스터; 및
동일도전형의 보다 고농도로 도프된 영역을 구비한 N-도전형 콜렉터를 포함하는 제2 트랜지스터로 구성되며, 상기 NPN트랜지스터는 적어도 60볼트의 얼리전압 및 적어도 3GHz의 주파수응답을 가질 수 있다.
상기 집적회로는 상기 제1 및 제2 트랜지스터가 표면과 고농도로 도프된 콜렉터영역 사이에 위치된 보다 저농도로 도프된 콜렉터영역과, 표면 아래에 있는 고농도로 도프된 콜렉터영역을 가지고, 각각 반도체표면에 대하여 수직구조로 이루어지는데, 상기 각 트랜지스터는 보다 저농도로 도프된 콜렉터영역에 인접한 영역에 형성된 베이스; 및
고농도로 도프된 콜렉터영역 위에 위치되고, 베이스가 형성되어 있는 영역으로 둘러싸인 에미터가 추가로 포함되며, 상기 제1 및 제2 트랜지스터의 적어도 어느 하나는 0.7 내지 1.5 미크론 범위의 폭을 갖는 저농도로 도프된 콜렉터 영역을 갖고, 베이스 내의 정상치 순불순물농도는 보다 저농도로 도프된 콜렉터영역의 정상치 순 불순물농도의 적어도 50배가 될 수 있을 뿐만 아니라, 정상치 순불순물농도가 보다 저농도로 도프된 콜렉터영역에 있는 정상치 순불순물농도의 적어도 50배인 베이스를 구비할 수 있으며, 상기 제1 및 제2 트랜지스터의 베이스들은 사실상 유사한 콜렉터 폭으로 각 트랜지스터를 제공하는 반도체표면 아래에 유사한 확산깊이를 갖고 형성되며, 상기 제1 트랜지스터의 베이스는 인으로 도프되고, 상기 제 2 트랜지스터의 베이스는 붕소로 도프되고, 상기 복수의 부가 PNP 및 NPN트랜지스터는 베이스가 형성되어 있는 영역에 의해 둘러싸인 영역 및 콜렉터 위에 위치된 에미터를 갖는 제1 및 제2 트랜지스터와 같은 수직구조로 이루어질 수 있다.
부가적으로, 상기 집적회로는 세번째의 전기적으로 분리된 반도체섬에 형성되고, 적어도 4 GHz의 주파수응답을 구비한 N채널 JFET를 포함하며, 상기 회로는 1/2 LSB의 30 ns보다 작은 정착시간 및 적어도 11비트 레졸루션으로 디지탈-아날로그 변환을 실행하기 위해 배열되며, 다수의 트랜지스터들은 변환된 신호용 전압출력단에 적분된 전류를 제공하기 위해서 배열되며, 상기 회로는 적어도 500 MHz의 대역폭 및 적어도 2000 V/㎲의 스루-레이트로 특징되는 궤환증폭기로서 배열될 수 있으며, 25 mA보다 작은 공급전류로 동작할 수 있고, 상기 궤환증폭기회로는 10 ns보다 작은 정착시간으로 이루어지며, 상기 회로는 100오옴 부하로 정상에서 ±3 정상 볼트의 출력 전압을 갖고 50 ns보다 작은 획득시간을 갖는 샘플 및 홀드 회로를 제공하기 위하여 복수의 궤환증폭기로서 배열되며, 상기 샘플 및 홀드회로는 적어도 100V/㎲의 스루-레이트 및 20 MHz의 대역폭으로 이루어지며, 상기 회로는 1.5 ns보다 작은 전달지연으로 특징되는 비교기로서 배열되며, 상기 비교기회로는 ECL 호환 출력레벨 및 1 ns보다 작은 전달지연을 갖고 형성된다
상기 집적회로는 주로 실리콘으로 된 단결정 반도체재료에 각각 형성되는 제1 및 제2 트랜지 스터의 콜렉터들;
순수 P형 도전성을 제공하기 위해 붕소로 주로 도프된 제1 트랜지스터 콜렉터의 고농도로 도프된 영역; 및
순수 N형 도전성을 제공하기 위해 인으로 주로 도프된 제2 트랜지스터 콜렉터의 고농도로 도프된 영역; 및
격자결함을 줄이기 위해 순불순물농도보다 적은 농도에서 실리콘의 원자반경 보다 더 큰 원자반경으로 특징되는, 부가의 불순물을 포함하는 적어도 하나의 고농도 로 도프된 트랜지스터 콜렉터영역으로 이루어질 수 있으며, 상기 부가의 불순물은 비소, 안티몬 및 게르마늄으로 구성 된 일군으로부터 선택될 수 있다.
그리고, 상기 제2 트랜지스터의 베이스에서 고농도로 도프된 콜렉터영역까지 거리는 제1 트랜지스터의 베이스로부터 고농도로 도프된 콜렉터영역까지 거리의 0.75 내지 1.3배 범위에 있다.
또한, 상기 제1 및 제2 반도체섬들은 절연층 상에 형성되고, 절연층에서 반도체표면으로 확장된 트랜치에 의해 다른 어느 하나로 부터 전기적으로 분리되고, 상기 트랜치는 유전재료로 이루어진 벽부분에 의해 한정될 수 있다.
상기 제1 및 제2 트랜지스터로 된 회로는 반도체표면으로부터 고농도로 도프된 콜렉터영역으로 확장된 콜렉터 콘택 영역 및 베이스와 콜렉터 콘택영역 사이에 전기적 분리를 제공하기 위하여 반도체 표면에 리세스된 절연영역으로 이루어질 수 있으며, 상기 세번째 반도체섬에 형성된 전계효과 트랜지스터를 포함하는 회로는 반도체표면을 따라 형성된 소정의 간격이 떨어진 소오스 및 드레인영역, 소오스 및 드레인영역 사이의 채널영역, 그리고 채널영역 내의 소오스 및 드레인영역 사이에 흐르는 전류를 유효하게 제어하기 위하여 위치된 제1 게이트 영역으로 이루어질 수 있으며, 상기 전계효과 트랜지스터는 반도체표면을 따라 형성된 제1 게이트영역을 갖는 JFET이고, 상기 JFET는 세번째 섬안에 형성된 제2 게이트영역을 더 포함하고, 상기 채널영역은 제1 및 제2 게이트영역 사이에 위치된다.
상기 집적회로는 더욱 고농도로 도프된 외부베이스영역에 의해 둘러싸인 내부 베이스영역으로 각각 이루어진 제1 및 제2 트랜지스터의 베이스와 상기 내부베이스와 유사한 구조를 갖는 내부베이스 형성 동안에 형성되어 지는 채널영역, 그리고 상기 외부베이스와 유사한 구조를 갖는 외부베이스 형성 동안에 형성되어 지는 소오스 및 드레인영역으로 이루어질 수 있다.
또한, 상기 제1 및 제2 트랜지스터는, 0.15 내지 0.35미크론의 베이스폭; 및 베이스로 부터 고농도로 도프된 콜렉터영역으로 0.7 내지 1.5미크론을 확장한 저농도로 도프된 콜렉터폭을 가질 수 있다.
상기 집적회로는 두번째 두께의 인접한 제2 반도체층 위쪽에 형성된 첫번째 두께의 제1 에피 텍셜성장 반도체층으로 이루어진 각각의 섬;.
트랜지스터 섬의 두번째 층에 주로 형성된 각 트랜지스터의 고농도로 도프된 콜렉터 영역;
트랜지스터 섬의 첫번째 층에 전적으로 형성된 각 트랜지스터를 위한 베이스 영역;
베이스영역과 고농도로 도프된 콜렉터영역 사이의 트랜지스터섬의 첫번째 층에 형성된 각 트랜지스터의 보다 고농도로 도프된 콜렉터영역;
베이스영역과 고농도로 도프된 콜렉터영역 사이의 첫번째층 두께부분과 사실상 대응하는 각 트랜지스터를 위한 콜렉터폭;
제1 트랜지스터의 저농도로 도프된 콜렉터영역폭의 0.75 내지 1.3배 범위에 있는 제2 트랜지스터의 저농도로 도프된 콜렉터영역폭으로 이루어질 수 있다.
내부베이스 영역에 인접한 영역에 형성된 에미터 영역을 가지고 반도체표면을 따라서 외부 및 내부베이스 영역을 구비한 바이폴라 트랜지스터를 제조하기 위한 제조방법은 내부베이스 영역과 에미터의 형성을 위하여 표면 위에 놓인 제1 도전체레벨에 제1 개구를 식각하는 단계;
외부베이스 영역을 형성하기 위하여 개구를 인접한 제1 도전체레벨로부터 제1 도전형의 불순물을 외방확산하는 단계;
내부베이스 영역을 만들기 위하여 식각된 개구를 통해 제1 도전형의 불순물 이식을 수행하는 단계;
에미터영역과 제2 개구를 한정하도록 식각된 개구의 주변을 따라서 첫 번째 절연요소를 형성하는 단계;
에미터영역에 인접하여 위에 놓인 두 번째 절연요소를 형성하는 단계; 및
제2 도전형의 불순물로 제2 개구를 통해서 에미터영역에 에미터를 형성하는 단계로 이루어진다.
상기 두 번째 절연요소는 내부베이스 영역 위에 놓이고 반도체표면을 따라서 형성된 산화층으로 이루어지며, 상기 첫 번째 절연요소는 상기 제1 개구내에 실리콘 질화막을 형성하고 상기 실리콘질화막을 이방성식각함으로써 두 번째 절연요소 다음에 형성되는 스페이서로 이루어질 수 있다.
상기 두 번째 절연요소는 반도체재료의 소모에 의해 내부베이스영역 및 에미터영역 위에 놓인 반도체표면의 일영역내에 형성되는 산화막이며,
상기 외부베이스영역의 부분은 반도체재료로부터 반도체표면으로 확장하고, 에미터는 반도체표면으로 확장하는 외부베이스영역의 부분에 대해서 반도체재료 내에 리세스되며,
상기 내부베이스영역은 반도체표면에 확장되는 외부베이스영역의 부분에 대해서 반도체재료 내에 리세스되며, 그리고
상기 에미터 및 내부베이스영역은 pn 접합을 형성하기 위하여 또다른 콘택을 하는 단계;
외부베이스영역의 일부분은 반도체재료 내부로부터 반도체표면으로 확장하는 단계; 및
pn 접합은 반도체표면에 확장한 외부베이스영역의 부분에 대해서 반도체재료 내에 완전히 리세스된다.
상술한 바와 같이 또 다른 실시예로서, 집적회로 구조상에 형성된 바이폴라트랜지스터는 단결정 반도체재료의 층;
반도체층 위에 놓여 있고 반도체층으로 확장한 제1 개구를 구비한 제1 도전 체층;
제1 개구 주변과 제1 도전체층을 따라서 확장한, 반도체층에 있는 외부 베이스영역;
제1 개구에 대하여 자기정합되고, 외부베이스 영역을 접하는 반도체층 내의 내부베이스 영역;
제1 개구에서 제2 개구를 한정하는 제1 도전체층을 인접하고 제1 개구 내에 있는 스페이서 요소; 및
제2 개구에 대하여 자기정합된, 내부베이스 내의 에미터영역; 및
제1 도전체층과 내부베이스 영역에 인접한 산화필라멘트로 이루어지며, 상기 필라멘트는 반도체층과 스페이서요소 사이에 개재되어 이루어진다.
그리고, 상술한 바와 같은 부가적인 실시예로서, 실리콘 반도체재료에 형성된 집적회로는 첫번째 농도로서 주로 인으로 확립된 순수 도전성을 가진 고농도로 도프된 매몰 콜렉터영역으로 된 NPN트랜지스터로 구성되며, 상기 영역은 첫번째 농도보다 적은 두번째 농도로 두번째 불순물원자를 더 포함하고, 상기 두번째 원자는 실리콘보다 더 큰 원자반경을 구비하여 이루어지며, 상기 두번째 불순물원자들은 첫번째 불순물 0.1 내지 0.2배의 범위에 있는 두번째 불순물로 비소, 안티몬 및 게르마늄으로 구성된 일군에서 선택될 수 있으며, 상기 세번째 농도로서 주로 붕소로 확립된 순수 도전성을 가진 고농도로 도프된 매몰 콜렉터영역으로 된 PNP트랜지스터로 구성되며, 상기 영역은 세번째 농도보다 적은 네번째 농도로 네번째 불순물원자를 더 포함하고, 상기 네번째 원자는 실리콘보다 더 큰 원자반경을 구비하고, 상기 두번째 및 네번째 불순물원자들은 비소이고, 상기 네번째 농도는 첫번째 농도의 0.1 내지 0.2배의 범위내에 있을 수 있다.
상기 집적회로 구조는 단결정 반도체재료의 층; 반도체재료의 표면을 콘택하며 그것의 상부 표면으로부터 반도체표면에 상기 도전체를 통해서 확장된 벽을 갖는 개구를 포함하는 상기 도전체층; 반도체표면을 마주하고, 반도체표면에 인접한벽 부분을 마주하는 산화 필라 멘트; 그리고 필라멘트로부터 상기 도전체의 상부표면을 향하여 확장된 벽부분을 마주 하여 위치되고, 필라멘트에 의해 반도체표면으로부터 분리된 질화스페이서로 이루어지며, 상기 회로구조는 베이스영역을 물리적으로 콘택하는 상기 도전체가 있는 반도체표면에 형성된 외부베이스 영역을 가지는 트랜지스터를 포함하며, 상기 스페이서는 반도체표면 상의 일구역을 한정 하고, 트랜지스터는 외부베이스로 부터 분리되고 일구역에 형성된, 반도체층에 있는 에미터영역을 포함한다.
상술한 바와 같이, 또 다른 실시예로서 상보형 바이폴라 트랜지스터의 쌍을 만드는 방법은 N형 불순물로 전기적으로 분리된 반도체층에 고농도로 도프된 N형 매몰영역 을 형성하는 단계;
N형 불순물의 확산계수와 유사한 확산계수를 가지는 P형 불순물로 두번째의 전기적으로 분리된 반도체층에 고농도로 도프된 P형 매몰영역을 형성하는 단계; 이와 같은 것이 열적으로 처리될 때, P형 및 N형 불순물은 각각의 반도체층으로 유사한 거리로 확산하는 단계로 이루어지며;
상기 하나의 확산계수와 다른 하나의 확산계수의 비는 0.5 내지 2.0 범위내에 있으며;
상기 P형 불순물은 붕소이고, N형 불순물은 인으로 이루어지며;
상기 트랜지스터의 고농도로 도프된 매몰영역의 불순물과 다른 도전형의 불순물로 각각의 트랜지스터 베이스영역에 순수 불순물농도를 확립하는 단계를 포함하며;
상기 베이스영역을 확립하는 단계는 각각의 트랜지스터에서 베이스와 매몰영역 간의 분리거리가 0.7 내지 1.5미크론 범위가 되도록 만들기 위해 수행되며;
상기 방법은 각 트랜지스터의 매몰영역에 인접하여 저농도로 도프된 콜렉터영역을 형성하는 단계를 포함하고,
그중에서 각각의 트랜지스터 베이스영역에 대해 저농도로 도프된 콜렉터 영역 내의 정상치 순수 불순물농도보다 적어도 50배인 정상치 순수 불순물농도를 포함한다.
또한, 반도체층은 주로 단결정실리콘으로 이루어지고, 매몰영역의 하나에 있는 순수 불순물농도는 주로 원자반경보다 더 작은 반경을 가진 불순물 원자의 첫 번째 농도로 확립하는 방법은 격자결함을 줄이기 위하여 첫번째 농도보다 적은 농도로서 상기 하나의 매몰층에 원자반경보다 더 큰 반경을 가진 불순물원자를 주입하는 추가의 단계를 포함한다.
상술한 바와 같이, 집적회로 구조를 형성하는 또 다른 방법은 반도체재료의 층 표면 상에 도전체재료의 층을 형성하는 단계;
그것의 상부표면으로 부터 반도체표면으로 도전체층을 통해서 확장한 벽을 한정하는 도전체층에 개구를 형성하는 단계;
벽을 마주하고, 반도체표면을 마주한 산화필라멘트를 형성하는 단계;
스페이서와 반도체표면 사이에 개재된 산화필라멘트로 벽을 마주하여 질화스페이서를 형성하는 단계로 이루어지며;
상기 스페이서는 필라멘트에 의해 반도체표면으로 부터 분리 되며,
상기 스페이서와 필라멘트를 형성하는 단계는 개구에 산화층과 질화층을 연속으로 형성하는 단계;
산화층에 질화스페이서를 통해서 확장된 제 2 개구를 한정하기 위하여 질화층을 통해서 식각하는 단계;
질화막보다 산화막에 보다 선택적인 식각액으로 반도체표면을 노출하기 위하여 산화층을 통해서 제 2 개구를 확장하는 단계를 포함하며,
벽을 마주하는 필라멘트를 남기는 희석된 HF용액으로 산화층을 통해 상기 제 2 개구가 식각된다.
또한, 웨이퍼 상의 복수의 분리된 섬에 집적회로를 제조하는 공정은 형성된 바이폴라 트랜지스터에서 적어도 제1 도전형의 첫번째 섬의 베이스 영역을 노출하는 개구를 갖는 첫 번째 절연영역을 형성하는 공정;
상기 웨이퍼 상의 다결정 반도체의 첫번째 층을 형성하는 공정;
베이스 도전체를 형성하기 위하여 제2 도전형의 불순물로 상기 첫번째 섬의 상기 베이스영역을 콘택하는 제1 다결정층의 부분을 선택적으로 도핑하는 공정;
상기 웨이퍼 상에 두 번째 절연층을 형성하는 공정;
상기 첫번째 섬의 내부베이스 영역을 노출하기 위하여 두번째 절연층을 겹쳐 놓고 상기 베이스 도전체의 부분을 제거하는 공정;
상기 노출된 내부베이스영역 위에 세번째 절연층을 형성하는 공정;
외부베이스 영역을 형성하기 위하여 상기 베이스 도전체로 부터 상기 첫번째 섬으로 불순물을 확산하는 공정;
내부베이스 영역을 형성하기 위하여 상기 첫번째 섬의 상기 내부베이스 영역으로 제2 도전형 불순물을 선택적으로 주입하는 공정;
상기 내부베이스 영역에 인접한 상기 세 번째 절연층과 상기 베이스 도전체의 측벽상에, 상기 세번째 절연층에 의해 상기 내부베이스 영역으로 부터 분리되고, 그 사이의 상기 세번째 절연층의 일부를 노출한 채로 측벽스페이서를 형성하는 공정;
상기 세번째 절연층의 상기 노출된 일부를 선택적으로 제거하는 공정; 및
에미터영역을 형성하기 위하여 상기 내부베이스 영역으로 상기 제1 도전형의 불순물을 주입하는 공정으로 이루어지며; 그리고
상기 에미터영역을 형성하기 위하여 불순물을 주입하는 단계는 상기 웨이퍼 상에 다결정 반도체의 두번째 층을 형성하는 단계;
에미터 도전체를 형성하기 위하여 상기 제1 도전형 불순물로 상기 첫번째 섬의 내부베이스 영역을 콘택하는 상기 두번째 다결정층의 부분을 선택적으로 도핑하는 단계; 및
상기 에미터영역을 형성하기 위하여 상기 에미터 도전체로 부터 상기 첫번째 섬으로 불순물을 확산하는 단계를 포함한다.
또한, 바이폴라 트랜지스터는 상부표면을 포함한 단결정 반도체재료의 층;
반도체재료 위에 놓이고, 반도체층 상부표면으로 확장한 제1 개구를 포함하는 제1 도전체층;
제1 개구 주변에 형성되고 제1 도전체층을 콘택하는, 상부표면으로 확장한반도체층에 있는 외부베이스영역;
제1 개구 아래에 놓이고 외부베이스영역에 접하는, 반도체층 내의 내부베이스영역; 및
pn 접합을 제공하기 위하여 내부베이스영역과 콘택하고 제1 개구 아래에 놓인 에미터영역, 상기 접합은 외부베이스영역에 상부표면에 대해서 반도체층 안으로 완전히 리세스되어 이루어질 수 있다.
그리고, 상술한 바와 같이 또 다른 실시예로서 NPN 바이폴라 트랜지스터는 매몰된 더욱 고농도의 N 도프층을 구비하고 순수 N 도전성으로 도프된 콜렉터;
다결정실리콘 콘택을 구비하고 순수 P 도전성으로 도프된 베이스; 및
다결정실리콘 콘택을 구비하고 순수 N 도전성으로 도프된 에미터를 포함하며,
상기 베이스와 상기 에미터의 두께 및 이들의 도핑 윤곽은 적어도 60볼트의 얼리전압을 제공하도록 상호작용하며,
(i) 상기 베이스의 두께 및 이것의 도핑 윤곽, (ii) 상기 에미터 아래에 놓인 상기 베이스의 기학학적 배열 및 도핑 윤곽 및 (iii) 상기 에미터와 상기 다결정실리콘 베이스 콘택사이의 상기 베이스 레지스턴스는 적어도 7Ghz의 Ft를 제공하도록 상호작용하도록 구성될 수 있으며,
또한, NPN 바이폴라 트랜지스터는 매몰된 더욱 고농도의 N 도프층을 구비하고 순수 N 도전성으로 도프된 콜렉터;
순수 P 도전성으로 도프된 베이스; 및
다결정실리콘 콘택을 구비하고 순수 N 도전성으로 도프된 에미터를 포함하며,
상기 베이스와 상기 에미터의 두께 및 이들의 도핑 윤곽은 Ea의 얼리전압을 제공하도록 상호작용하며,
다결정실리콘 에미터 콘택의해 제공된 장벽과, 상기 에미터와 상기 베이스의 두께 및 도핑 윤곽은 β의 전류이득을 생산하기에 충분한 에미터 주입효율을 제공하도록 상호작용하며, 여기서, Ea 와β의 적(積)은 적어도 5,000으로 이루어질 수 있다.
한편, PNP 바이폴라 트랜지스터는 매몰된 더욱 고농도의 P 도프층을 구비하고 순수 P 도전성으로 도프된 콜렉터;
다결정실리콘 콘택을 구비하고 순수 N 도전성으로 도프된 베이스; 및
다결정실리콘 콘택을 구비하고 순수 P 도전성으로 도프된 에미터를 포함하며,
상기 베이스와 상기 에미터의 두께 및 이들의 도핑 윤곽은 적어도 15볼트의 얼리전압을 제공하도록 상호작용하며,
(i) 상기 베이스의 두께 및 이것의 도핑 윤곽, (ii) 상기 에미터 아래에 놓은 상기 베이스의 기하학적 배열 및 도핑 윤곽 및 (iii) 상기 에미터와 상기 다결정실리콘 베이스 콘택사이의 상기 베이스 레지스턴스는 적어도 3Ghz의 Ft를 제공 하도록 상호작용하며,
(i) 상기 베이스에 바로 가까이 인접하는 영역에 있는 상기 콜렉터의 도핑 윤곽 및 (ii) 상기 베이스의 두께 및 도핑 윤곽은 적어도 12의 콜렉터-에미터 항복전압을 제공하도록 상호작용한다.
그리고, PNP 바이폴라 트랜지스터는 매몰된 더욱 고농도의 P 도프층을 구비하고 순수 P 도전성으로 도프된 콜렉터;
순수 N 도전성으로 도프된 베이스; 및
다결정실리콘 콘택을 구비하고 순수 P 도전성으로 도프된 에미터를 포함할 수 있으며,
상기 베이스와 상기 에미터의 두께 및 이들의 도핑 윤곽은 Ea의 얼리전압을 제공하도록 상호작용하며,
다결정실리콘 에미터 콘택의해 제공된 장벽과, 상기 에미터와 상기 베이스의 두께 및 도핑 윤곽은 β의 전류이득을 생산하기에 충분한 에미터 주입효율을 제공하도록 상호작용하며, 여기서, Ea와 β의 적(積)은 적어도 800이며, Ft는 적어도 3Ghz인 것으로 이루어질 수 있다.
NPN 바이폴라 트랜지스터는 더욱 고농도의 도프층을 갖는 콜렉터, 다결정실리콘 콘택을 갖는 베이스 및 다결정실리콘 콘택을 갖는 에미터를 포함할 수 있으며,
각각의 베이스와 인접에미터의 두께 및 이들의 도핑 윤곽은 적어도 60의 얼리전압을 제공하도록 상호작용하며,
(i) 상기 베이스 바로 가까이 인접하는 영역에 있는 상기 콜렉터의 도핑윤곽 및 (ii) 상기 베이스의 두께 및 도핑 윤곽은 적어도 12의 콜렉터-에미터 항복전압을 제공하도록 상호작용하며,
상기 트랜지스터 각각의 에미터와 관련 내부베이스 사이의 콘택은 얇은 산화 층에 의해 아래에 놓인 질화막의 스페이서로 한정된다.
NPN 바이폴라 트랜지스터는 더욱 고농도의 도프층을 갖는 콜렉터, 다결정실리콘 콘택을 갖는 베이스 및 다결정실리콘 콘택을 갖는 에미터를 포함할 수 있으며,
상기 트랜지스터의 각각의 콜렉터는 도전성을 확립하기 위한 제1불순물 및 상기 콜렉터의 호스트 결정(host crystal)에서 상기 제1불순물의 존재로 야기된 결점을 격감시키는 제2불순물을 구비하며,
상기 불순물 중 하나의 원자반경은 호스트 결정의 원자반경보다 크며 상기 불순물의 다른 원자반경은 호스트 결정의 원자반경보다 작게 구성된다.
한편, 반도체 표면에서의 집적회로는 더욱 고농도의 도프층을 갖는 콜렉터와, 다결정실리콘 콘택을 갖는 베이스 및 에미터를 포함하는 적어도 하나의 NPN 및 하나의 PNP 바이폴라 트랜지스터를 포함할 수 있으며,
(a) 각 베이스와 인접 에미터의 두께 및 이들의 도핑 윤곽은 각각의 상기 트랜지스터에 대해서 Ea의 얼리전압을 제공하도록 상호작용하며,
(i) 다결정실리콘 에미터 콘택에 의해 제공된 장벽 및 (ii) 에미터와 인접 베이스의 두께 및 도핑 윤곽은 각각의 상기 트랜지스터에 대해서 β의 전류이득을 생산하기에 충분한 에미터 주입효율을 제공하도록 상호작용하며,
각각의 상기 트랜지스터에 대헤서 Ea와 β의 적은 적어도 800이며,
(b) (i) 상기 베이스에 바로 가까이 인접하는 영역에 있는 상기 콜렉터의 도핑 윤곽 및 (ii) 상기 베이스의 두께 및 도핑 윤곽은 각각의 상기 트랜지스터에 대해서 적어도 12의 콜렉터-에미터 항복전압을 제공하도록 상호작용하며,
(c) (i) 베이스의 두께 및 도핑 윤곽, (ii) 인접 에미터 아래에 놓인 베이스의 기하학적 배열 및 도핑 윤곽 및 (iii) 인접 에미터와 인접 다결정실리콘 베이스 콘택 사이의 베이스 레지스턴스는 각각의 상기 트랜지스터에 대해 적어도 3GHz의 Ft를 제공하도록 상호작용한다.
반도체 표면에서의 집적회로 제조방법은 더욱 고농도의 도프층을 갖는 콜렉터, 내부와 외부베이스, 및 다결정실리콘 콘택의 에미터를 구비한 적어도 2개의 바이폴라 트랜지스터를 포함할 수 있으며,
상기 트랜지스터중의 적어도 한 콜렉터의 더욱 고농도의 도프층은 도전성을 확립하기 위해 제1불순물로 도프된 후에 콜렉터의 호스트 결정에서 상기 제1불순물의 존재로 야기된 결점을 격감시키는 제2불순물로 도프된다
또한, 반도체 표면에서의 집적회로 제조방법은 더욱 고농도의 도프층을 구비한 콜렉터, 내부와 외부베이스, 에미터 및 개구쪽의 측면 스페이서를 갖는 에미터 개구를 갖는 반도체 표면 위의 도전체를 구비한 적어도 두 개의 바이폴라 트랜지스터를 포함할 수 있으며,
얇은 산화막이 에미터 개구에 형성되고 내부베이스는 스페이서가 층에 질화막으로 형성되기 전에 층을 통해 반도체 표면에 형성되어 스페이서 아래에 있지 않는 층 일부는 에미터를 노출하도록 제거되어 형성된다.
상기한 예들은 본 발명의 트랜지스터를 결합한 표준회로에서 향상성을 설명하고 있다. 이들 트랜지스터 특성들을 가지는 새로운 회로는 현재까지는 이용할 수 없던 것들을 개발시킬 수도 있다.
본 발명이 상세하게 설명되고, 도시되었음에도 불구하고, 그것은 단지 실시예를 이해시킬 의도였다는 것을 알 수 있으며, 그것은 본원의 요지를 한정하려 함이 아니다. 본원의 발명개념과 요지는 단지 특허청구의 범위에 의해 제한되어질 뿐이다.

Claims (20)

  1. N-타입 불순물로 전기적으로 절연된 반도체 층에서 고도로 도프된 N -타입 매몰영역을 형성하는 단계, 상기 N-타입 불순물의 확산계수와 유사한 확산계수를 갖는 P-타입 불순물로 전기적으로 절연된 제 2 반도체 층에서 고도로 도프된 P-타입 매몰영역을 형성하는 단계를 포함하고, 이로 인해, 열적으로 처리될 때, 상기 P-타입 및 N-타입 불순물은 각각의 반도체 층내에서 유사한 거리를 확산하는 한쌍의 상보형 바이폴라 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 P-타입과 N-타입 불순물중 하나의 확산계수가 나머지 다른 불순물의 차동계수에 대한 비율이 0.5∼2.0의 범위내이고, 그리고 상기 P-타입 불순물은 붕소이고, 상기 N-타입 불순물은 인으로 구성된 방법.
  3. 제1항에 있어서, 트랜지스터의 고도로 도프된 매몰 영역과 다른 도전 타입의 불순물로 각 트렌지스터 베이스 영역에서 순수 도펀트 농도를 구축하는 단계를 포함하고, 베이스 불순물 사이의 확산계수비가 0.5∼2.0의 범위내이고, 상기 각 트랜지스터 베이스 영역 구축단계는 0.7∼1.5 마이크론의 범위내에서 각 트랜지스터에서 베이스와 매몰영역 사이의 분리거리를 초래하도록 수행되는 방법.
  4. 제1항에 있어서, 각 트랜지스터의 매몰영역과 인접한 저농도로 도프된 콜렉터 영역을 형성하는 단계를 포함하고;
    각 트랜지스터를 위해 상기 베이스 영역은 저농도로 도프된 콜렉터 영역의 피크 순불순물 농도에 비해 적어도 50배의 피크 순불순물 농도를 포함하는 방법.
  5. 반도체 재료층 표면 위로 도전 재료층을 형성하는 단계;
    상부표면으로부터 상기 반도체 표면으로 도전 재료층을 통해 연장되는 벽을 정의하는 도전재료층에서 개구를 형성하는 단계;
    상기 반도체 표면과 상기 벽에 대항하여 산화물 필라멘트를 형성하는 단계;
    스페이서와 상기 반도체 표면 사이에 삽입되는 산화물 필라멘트로 상기 벽에 대항하는 질화 스페이서를 형성하는 단계;
    상기 스페이서는 상기 필라멘트에 의해 상기 반도체 표면으로부터 절연되는 단계를 포함하는 집적회로 구조를 형성하는 방법.
  6. 제5항에 있어서, 상기 필라멘트와 상기 스페이서를 형성하는 단계는 상기 개구에 산화물과 질화물 층을 형성하고, 상기 질화물 스페이서를 통해 상기 산화물 층까지 연장되는 제 2 개구를 정의하기 위해 상기 질화물층을 통해 식각하고, 질화물 보다 산화물에 보다 선택적인 식각액으로 상기 반도체 표면을 노출시키기 위하여 상기 산화물층을 통해 상기 제 2 개구를 연장하고, 상기 제 2 개구는 상기 벽에 대해 상기 필라멘트를 남기는 완충된 HF용해액으로 상기 산화물층을 통해 식각되는 단계를 순차적으로 포함하는 방법.
  7. 바이폴라 트랜지스터가 형성될 제 1 도전타입의 제 1 섬의 적어도 베이스 영역을 노출하는 개구를 갖는 제 1 절연 영역을 형성하고,
    상기 웨이퍼 상에 다결정 반도체의 제 1층을 형성하고,
    베이스 도전체를 만들기 위해 제 2 도전타입의 불순물로 상기 제 1 섬의 상기 베이스 영역을 줄이는 상기 제 1 다결정층의 일부를 선택적으로 도핑하고,
    상기 웨이퍼 상에 제 2 절연층을 형성하고,
    상기 제 1 섬 내부의 베이스 영역을 노출하기 위하여 상기 베이스 도전체의 일부와 중첩된 제 2 절연층을 제거하고,
    상기 노출된 내부의 베이스 영역 위로 제 3 절연층을 형성하고,
    외부의 베이스 영역을 형성하기 위하여 상기 베이스 도전체로부터 상기 제 1 섬 내로 상기 불순물을 확산하고,
    내부 베이스 영역을 형성하기 위하여 상기 제 1 섬의 상기 내부 베이스 영역내로 제 2도전타입 불순물을 선택적으로 도입하고,
    상기 베이스 도전체의 상기 측벽 및 그들 사이의 상기 제 3 절연층 상에 측면 스페이서를 형성하고, 그리고 상기 제 3 절연층에 의해 상기 내부 베이스 영역으로부터 분리되고,
    상기 제 3 절연층의 상기 노출된 부분을 선택적으로 제거하여 이로 인해 상기 측면 스페이서 사이의 상기 내부 베이스 면적의 일부를 노출시키며,
    에미터 영역을 형성하기 위해 상기 측면 스페이서 사이의 상기 내부 베이스 영역 내로 상기 제 1 도전타입의 불순물을 진입시키고, 상기 에미터와 상기 외부 베이스 사이의 간격으로 상기 측면 스페이서의 두께에 의해 본질적으로 결정되는 단계를 포함하고,
    여기서, 상기 에미터 영역을 형성하기 위해 상기 불순물을 진입하는 단계는
    상기 웨이퍼 상의 상기 제 2 다결정 반도체층을 형성하고,
    상기 에미터 도전체를 형성하기 위하여 상기 제 1 도전타입 불순물로 상기 제 1 섬의 상기 내부 베이스 면적을 줄이는 상기 제 2 다결정층의 일부를 선택적으로 도핑하고,
    상기 에미터 도전체로부터 상기 에미터 영역의 상기 제 1 섬 내로 불순물을 확산하는 단계를 포함하는 웨이퍼상의 복수의 절연섬 내의 집적회로 제조방법.
  8. 표면에 내부 베이스 영역을 형성하고,
    제 1 개구에서 노출된 내부 베이스 영역 상에 제 1 절연층을 형성하고,
    상기 제 1 개구의 측벽을 따라 그리고 노출된 상기 제 1 절연층 상에
    스페이서 재료층을 형성하고,
    상기 제 2 개구를 정의하기 위해 상기 제 1 개구의 측벽상에 형성된 스페이서 재료가 상기 제 1 절연층에 의하여 상기 표면으로부터 분리되도록 하기 위하여 에미터 형성을 위한 상기 제 1 개구 내에서 상기 스페이서 재료와 제 1 절연층을 통해 제 2 개구를 식각하고,
    상기 제 2 개구를 통해 상기 반도체 표면에서 상기 에미터 영역을 형성하고,
    이로 인해, 상기 스페이서 재료를 통해 상기 제 2 개구를 식각하는 단계에서 사용되는 식각액의 식각율은 상기 제 1 절연층을 위한 상기 스페이서 재료보다 큰 단계를 갖는 내부 베이스 영역을 형성하기 위하여 반도체 표면을 따라 외부 및 내부 베이스 영역을 갖는 바이폴라 트랜지스터 제조공정.
  9. 제8항에 있어서, 적어도 상기 스페이서 재료는 이방성으로 식각되고, 상기 이방성 식각은 상기 제 1 절연층을 통해 무제한 식각하지 않으며, 그리고 상기 식각단계는 상기 반도체 표면에 손상없이 그리고 상기 반도체 표면의 재료 제거없이 노출된 상기 제 1 절연층의 잔여 재료를 없애고, 모든 잔여 절연층을 제거하는데 사용되는 식각은 습식 식각인 방법.
  10. 제9항에 있어서, 상기 제 1 절연층은 산화물이고, 상기 스페이서 재료는 질화물이거나 상기 스페이서 재료는 폴리실리콘인 방법.
  11. 제8항에 있어서, 상기 내부 베이스 영역은 상기 제 1개구와 일렬인 도펀트 주입에 의하여 형성되고, 상기 에미터 영역은 상기제 1 개구의 상기 측벽상에 형성된 상기 스페이서 재료로 형성된 방법.
  12. 반도체 표면은 제 1 개구 내에 노출되고 그리고 외부 베이스 영역은 상기 반도체 표면내에 형성되고, 개선은
    (a)상기 제 1 개구내에 노출된 상기 외부 베이스 영역 상에 절연층을 형성하고;
    (b)상기 제 1 개구의 측벽을 따라 그리고 노출된 상기 절연층 상에 스페이서 재료층을 형성하고;
    (c)상기 노출된 모든 절연층 보다 적게 제거하기 위하여 상기 스페이서 재료를 이방성으로 식각하고; 그리고
    (d)상기 반도체 표면에 손상없이 그리고 상기 반도체 표면의 재료 제거없이 노출된 상기 절연층의 모든 잔여 재료를 없애는 식각을 하고, 상기 스페이서 재료는 질화물 또는 폴리실리콘중 하나이며; 그리고 상기 절연층은 산화물인 단계; 로 구성된 반도체 표면을 따른 베이스 제조방법.
  13. 내부 베이스 영역의 형성을 위하여 반도체 표면을 노출하고;
    상기 반도체 표면내에 외부 베이스 영역을 형성하고;
    제 1 개구에 노출된 상기 베이스 영역 상에 산화물층막을 형성하고;
    상기 제 1 개구내에 상기 산화물층막 상에 유전체 필름을 형성하고;
    측벽상에 유전체 스페이서를 형성하고 산화물막을 노출시키기 위하여 산화물막에 대한 선별로 상기 제 1 개구를 건식 식각하고;
    노출된 상기 산화물막을 제거하기 위하여 HF로 식각하고; 그리고 상기 반도체 표면내에 에미터를 형성하기 위하여 제 2 개구내에 폴리실리콘을 침적시키는 단계로 구성된, 내부 베이스 영역내에 형성된 에미터 영역으로 반도체 표면을 따라 외부 및 내부 베이스 영역을 갖는 바이폴라 트랜지스터 제조방법.
  14. 반도체 표면내에서 전기적으로 절연된 제 1 반도체 섬내에 형성된 제1 PNP 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 P-도전타입 콜렉터를 포함하고 이는 동일한 도전타입의 보다 저농도로 도프된 영역과 인접한 고농도로 도프된 영역을 가지며, 상기 제 1 트랜지스터는 (i)상기 표면 아래로 고도로 도프된 콜렉터 영역과, (ii)상기 표면과 상기 고도로 도프된 콜렉터 영역 사이에 위치한 보다 저농도로 도프된 콜렉터 영역과, (iii)보다 저농도 도프된 상기 콜렉터 영역에 인접한 영역에 형성된 베이스와, 그리고 (iv) 상기 베이스가 형성된 영역에 의하여 둘러지고 그리고 상기 고도로 도프된 콜렉터 영역 위로 위치한 에미터와 함께 상기 반도체 표면에 대해 수직적 구조를 이루며, 상기 반도체 표면내에서 전기적으로 절연된 제 2 반도체 섬 내에 형성된 제 1 NPN 트랜지스터를 포함하고, 상기 제 2 트랜지스터는 N-도전타입 콜렉터를 포함하고 이는 동일한 도전타입의 보다 고농도로 도프된 영역을 가지며, 상기 제 1 트랜지스터는 (i)상기 표면 아래로 고도로 도프된 콜렉터 영역과, (ii)상기 표면과 상기 고도로 도프된 콜렉터 영역 사이에 위치한 보다 저농도로 도프된 콜렉터 영역과, (iii)보다 저농도 도프된 상기 콜렉터 영역에 인접한 영역에 형성된 베이스와, 그리고 (iv) 상기 베이스가 형성된 영역에 의하여 둘러지고 그리고 상기 고도로 도프된 콜렉터 영역 위로 위치한 에미터와 함께 상기 반도체 표면에 대해 수직적 구조를 이루며, 상기 베이스가 형성된 영역에 의하여 둘러진 영역내 그리고 콜렉터 위로 위치한 에미터와 함께 상기 각 제 1 트랜지스터와 같은 수직적 구조인 복수의 제 1 NPN 트랜지스터들 및 상기 베이스가 형성된 영역에 의하여 둘러진 영역내 그리고 콜렉터 위로 위치한 에미터와 함께 상기 각 제 2 트랜지스터와 같은 수직적 구조인 복수의 제 2 NPN 트랜지스터들로 구성되고 정착시간이 30 나노초 이하의 ½LSB이고 적어도 11 비트레졸루션인 IC 디지털-아날로그 변환기.
  15. 반도체 표면내에서 전기적으로 절연된 제 1 반도체 섬내에 형성된 제 1 PNP 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 P-도전타입 콜렉터를 포함하고 이는 동일한 도전타입의 보다 저농도로 도프된 영역과 인접한 고농도로 도프된 영역을 가지며, 상기 제 1 트랜지스터는 (i)상기 표면 아래로 고도로 도프된 콜렉터 영역과, (ii)상기 표면과 상기 고도로 도프된 콜렉터 영역 사이에 위치한 보다 저농도로 도프된 콜렉터 영역과, (iii)보다 저농도 도프된 상기 콜렉터 영역에 인접한 영역에 형성된 베이스와, 그리고 (iv) 상기 베이스가 형성된 영역에 의하여 둘러지고 그리고 상기 고도로 도프된 콜렉터 영역 위로 위치한 에미터와 함께 상기 반도체 표면에 대해 수직적 구조를 이루며, 상기 반도체 표면내에서 전기적으로 절연된 제 2 반도체 섬 내에 형성된 제 1 NPN 트랜지스터를 포함하고, 상기 제 2 트랜지스터는 N-도전타입 콜렉터를 포함하고 이는 동일한 도전타입의 보다 고농도로 도프된 영역을 가지며, 상기 제 1 트랜지스터는 (i)상기 표면 아래로 고도로 도프된 콜렉터 영역과, (ii)상기 표면과 상기 고도로 도프된 콜렉터 영역 사이에 위치한 보다 저농도로 도프된 콜렉터 영역과, (iii)보다 저농도 도프된 상기 콜렉터 영역에 인접한 영역에 형성된 베이스와, 그리고 (iv) 상기 베이스가 형성된 영역에 의하여 둘러지고 상기 고도로 도프된 콜렉터 영역 위로 위치한 에미터와 함께 상기 반도체 표면에 대해 수직적 구조를 이루며, 상기 베이스가 형성된 영역에 의하여 둘러진 영역내 그리고 콜렉터 위로 위치한 에미터와 함께 상기 각 제 1 트랜지스터와 같은 수직적 구조인 복수의 제 1 NPN 트랜지스터들 및 상기 베이스가 형성된 영역에 의하여 둘러진 영역내 그리고 콜렉터 위로 위치한 에미터와 함께 상기 각 제 2 트랜지스터와 같은 수직적 구조인 복수의 제 2 NPN 트랜지스터들로 구성되고 초당 적어도 약 2000볼트의 스루-레이트와 적어도 500MHz의 대영폭을 갖는 1C 궤환 증폭기.
  16. 역전 및 비역전 입력단자 및 옵셋 조정을 갖는 제 1 전이 전도성 증폭기, 상기 제 1 전이 전도성 증폭기로부터 출력신호를 수신하기 위하여 동작적으로 연결된 저누설 전압 스위치, 상기 스위치를 통과하는 모든 신호를 수신하도록 동작적으로 연결되는 적분 증폭기, 및 상기 스위치의 동작을 제어하기 위해 샘플과 홀드 게이트를 포함하는 수단, 상기 증폭기는 양쪽 전압 또는 양쪽 전류 궤환 증폭기로 이는 50 나노초 이하의 획득시간, 1 마이크로초당 적어도 150 볼트의 스루-레이트, 적어도 45MHz의 대역폭을 갖고, 상기 양쪽 증폭기는 전류 피드백 증폭기이고 그리고 15 나노초 이하의 획득 시간, 1 마이크로초당 적어도 500 볼트의 스루-레이트, 적어도 200MHz의 대역폭을 갖는 것을 포함하는 샘플 및 홀드 증폭기.
  17. 역전 및 비역전 입력단자를 갖는 제 1 증폭기, 단자와 상보형 신호 출력 단자를 제어할 수 있는 래치, 전압 소스로 상기 각 출력단자를 동작적으로 연결하는 수단, 상기 증폭기는 50 나노초 이하의 획득시간, 1 마이크로 초당 적어도 150 볼트의 스루-레이트, 적어도 45MHz의 대역폭, 적어도 12비트의 레졸루션을 갖는 궤환 증폭기이고, 이로 인해 비교기는 0.5 나노초(ECL) 및 1.0 나노초(TTL) 이상이 아닌 전달 지연을 나타내는 것을 포함하는 비교기.
  18. 전기적으로 절연된 제 1 반도체 섬에 형성된 제 1PNP 트랜지스터 및 전기적으로 절연된 제 2 반도체 섬에 형성된 제 2 NPN 트랜지스터를 포함하고 상기 제 1 트랜지스터는 동일한 도전타입의 보다 저농도로 도프된 영역에 인접한 고농도로 도프된 영역을 갖는 P-도전타입 콜렉터를 포함하고, 상기 제 2 트랜지스터는 동일한 도전타입의 고도로 도프된 영역을 갖는 N-도전타입 콜렉터를 포함하고, 상기 제 1 및 제 2 트랜지스터는 표면과 고도로 도프된 상기 콜렉터 영역 사이에 위치한 보다 저농도로 도프된 콜렉터 영역과 상기 표면 아래의 고도로 도프된 콜렉터 영역과 함께 상기 반도체 표면에 대해 수직적인 구조로 되어 있고, 각 트랜지스터는 보다 저농도로 도프된 상기 콜렉터 영역에 인접한 영역에 형성된 베이스, 상기 베이스가 형성된 상기 영역에 의해 둘러지고 그리고 상기 고도로 도프된 콜렉터 영역 위로 위치한 에미터를 더 포함하고, 적어도 500 MHz의 대역폭과 1 마이크로초당 적어도 2000볼트의 스루-레이트, 25 밀리 암페아 보다 적게 전류를 공급하는 것을 특징으로 하는 패드백 증폭기로 형성된 것을 포함하는 반도체 표면을 따른 집적회로.
  19. 제18항에 있어서, 10 나노초 이하의 정착 시간을 갖고, 상기 피드백은 100옴 부하 이내에 ±3 볼트의 피크-피크의 출력 전압을 갖는 전류 피드백 증폭기 이고, 적어도 하나의 동작 가능한 부가적 피드백 증폭기를 포함하고, 그리고 상기 피드백 증폭기는 50 나노초 이하의 획득시간의 샘플 및 홀드회로를 제공하기 위하여 동작적으로 연결된 패드백 증폭기 회로.
  20. 제19항에 있어서, 상기 각 피드백 회로는 1 마이크로초당 적어도 100 스루-레이트, 적어도 20MHz의 대역폭을 갖고, 상기 PNP 및 NPN 트랜지스터는 1.5나노초 이하의 전달지연을 갖는 비교기와 동작적으로 연결된 샘플 및 홀드 회로.
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