KR100285546B1 - 프로세서간 통신시스템의 노드 보오드 피포 제어장치 - Google Patents

프로세서간 통신시스템의 노드 보오드 피포 제어장치 Download PDF

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Abstract

본 발명은 프로세서 사이에 데이타를 송수신하는 프로세서간 통신 시스템에 관한 것으로, 특히 프로세서간 통신시스템에 구비되는 노오드 보드(Node Board)의 FIFO(First Input First Out)에서 데이타를 유실하지 않도록 하기 위한 프로세서간통신시스템의 노드 보오드 FIFO 제어장치에 관한 것이다.
종래의 장치에서는 제1 및 제2 FIFO에 데이타가 풀상태로 저장되어 풀신호가발생되는 경우 무조건 해당 FIFO를 리세트 시키므로 FIFO에 저장되는 데이타의 유실이 발생되어 시스템을 안정적으로 운용할 수 없게되고, 노드 보오드를 동작 상태에서 대기 상태로 절체하는 경우 동작 상태의 노드 보오드가 제1 및 제2 FIFO에 저장하고 있던 모든 데이타를 유실하여 운용 절체시에 시스템을 정상 가동할 수 없게되는 문제점이 있다.
본 발명은 FIFO에 데이타가 풀상태로 저장되거나 노드 보오드가 동작상태에서 대기상태로 절체되는 경우에도 FIFO의 데이타를 유실하지 않으므로 시스템을 안정적으로 운용할 수 있게 된다.

Description

프로세서간 통신시스템의 노드 보오드 피포 제어장치
본 발명은 프로세서 사이에 데이타를 송수신하는 프로세서간 통신 시스템에 관한 것으로, 특히 프로세서간 통신시스템에 구비되는 노오드 보드(Node Board)의 FIFO(First Input First Out)에서 데이타를 유실하지 않도록 하기 위한 프로세서간통신시스템의 노드 보오드 FIFO 제어장치에 관한 것이다.
일반적으로 교환 시스템 등과 같은 대규모 시스템에서는 프로세서들 사이에 데이타를 송수신하는 프로세서간 통신시스템을 구비하여, 각 프로세서들 사이에 데이타를 주고 받아 처리하여 시스템의 고유 기능을 발휘하고 있다.
종래 프로세서간 통신 시스템에서의 노드 보오드는 제1도에 도시된 바와같이 유니트 송수신 드라이버(1), 노드버스 제어부(2), 제1 FIFO(3), 제2 FIFO(4), 데이타버스 송수신 드라이버(5), 버스제어/경로제어부(6) 및 중앙처리장치(7)를 구비하여 이루어진다. 유니트 송수신 드라이버(1)는 외부의 유니트에 대하여 데이타를 직렬로 송수신하며, 노드버스 제어부(2)는 유니트 송수신 드라이버(1)와 제1 및 제2FIFO(3, 4)에 대한 데이타의 입출력을 제저한다. 제1 FIFO(3)는 유니트측에 출력되는 데이타를 저장하고, 제2 FIFO(4)는 유니트로부터 인가되는 데이타를 저장한다. 또한, 데이타 버스 송수신 드라이버(5)는 다른 노드 보오드측에 접속된 데이타 버스를 통해 데이타를 송수신하며, 버스제어/경로제어부(6)는 중앙처리장치(7)의 제어에 따라 노드 버스 제어부(2)와 데이타 버스 송수신 드라이버(j)를 제어한다.
이와같은 종래의 장치에서는 제1, 제2 FIFO(3, 4)에 데이타가 풀(Full) 상태로 저장되어 제1, 제2 FIFO(3, 4)가 풀신호를 노드 제어부(2)측에 출력하는 경우, 노드 제어부(2)는 해당 풀신호를 감지하여 버스제어/경로제어부(6)측에 노드 장해 인터럽트를 출력하고, 버스제어/경로제어부(6)는 해당 노드 장해 인터럽트를 감지하고 노드 장해 판독신호를 출력하여 노드버스 제어부(2)로부터 제1 및 제2 FIFO(3, 4)의 풀 상태를 확인한다. 이에따라, 버스제어/경로제어부(6)는 중앙처리장치(7)측에 인터럽트를 발생하고, 그때 중앙처리장치(7)는 버스제어/경로제어부 (6)의 노드 장해 메모리를 판독하여 제1 및 제2 FIFO(3, 4)의 풀 상태를 확인하고 버스제어/경로제어부(6)측에 해당 FIFO를 리세트 시키라고 명령하며, 중앙처리장치 (7)로부터 명랑을 하달받은 버스제어/경로제어부(6)는 노드 버스 제어부(2)측에 리세트 신호를 인가하여 해당 FIFO(3, 4)를 리세트 시킨다.
또한, 종래의 장치에서는 초기화시 대기(Standby) 상태로 지정된 노드 보오드는 중앙처리장치(7)가 버스제어/경로제어부(6)측에 노드버스 제어부(2)를 노드 블럭킹(blocking) 하도록 명령하고, 버스제어/경로제어부(6)는 해당 명령을 받아 노드버스 제어부(2)에 대하여 노드 블럭킹을 걸고 대기 상태를 유지한다. 한편, 동작(Active) 상태의 노드 보오드에 이상이 발생하여 절체가 요구되는 경우, 대기상태인 노드 보오드의 중앙처리장치(7)는 버스제어/경로제어부(6)측에 노드 블럭킹을제거하도록 명령하고, 이에따라 버스제어/경로제어부(6)가 노드버스 제어부(2)에 대한 노드 블럭킹을 제거하면 동작 상태로 전환하여 정상적으로 프로세서간 통신을수행 한다.
그런데, 상술한 종래의 장치에서는 제1 및 제2 FIFO(3, 4)에 데이타가 풀상태로 저장되어 풀신호가 발생되는 경우 무조건 해당 FIFO를 리세트 시키므로 FIFO에 저장되는 데이타의 유실이 발생되어 시스템을 안정적으로 운용할 수 없게되고, 노드 보오드를 동작 상태에서 대기 상태로 절체하는 경우 동작 상태의 노드 보오드가 제1 및 제2 FIFO(3, 4)에 저장하고 있던 모든 데이타를 유실하여 운용 절체시에 시스템을 정상 가동할 수 없게 되는 문제점이 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, FIFO에 데이타가 풀상태로 저장되거나 노드 보오드가 동작상태에서 대기상태로 절체되는 경우에도 FIFO의 데이타를 유실하지 않음으로써 시스템을 안정적으로 운용할 수 있도록 하는 프로세서간 통신시스템의 노드 보오드 피포 제어장치를 제공하는데 목적이 있다.
본 발명의 제1 실시예에 따른 특징은, 외부의 유니트에 대하여 데이타를 직렬로 송수신하는 유니트 송수신 드라이버와; 유니트측에 출력되는 데이타를 저장하는 제1 FIFO와; 유니트로부터 인가되는 데이타를 저장하는 제2 FIFO와; 상기 유니트 송수신 드라이버와 제1 및 제2 FIFO에 대한 데이타의 입출력을 제어하는 노드버스 제어부와; 다른 노드 보오드측에 접속된 데이타 버스를 통해 데이타를 송수신하는 데이타 버스 송수신 드라이버와; 중앙처리장치의 제어에 따라 상기 노드 버스 제어부와 데이타 버스 송수신 드라이버를 제어하는 버스제어/경로제어부를 구비하는 프로세서간 통신시스템의 노드 보오드에 있어서, 상기 제1 FIFO가 거의 풀상태로 데이타 저장되어 있음을 알려주기 위한 풀 플레그를 발생하는 제1 풀 플레그 발생부와; 상기 제2 FIFO가 거의 풀상태로 데이타 저장되어 있음을 알려주기 위한 풀 플레그를 발생하는 제2 풀 플레그 발생부와; 상기 제1 풀 플레그 발생부로 부터의 풀 플레그와 상기 제2 풀 플레그 발생부로 부터의 풀 플레그를 인가받아서 상기 제1 FIFO 및 제2 FIFO로 입력되는 데이타를 제어하는 FIFO제어부를 포항하는데 있다.
본 발명의 제2실시예에 따른 특징은, 외부의 유니트에 대하여 데이타를 직렬로 송수신하는 유니트 송수신 드라이버와, 유니트측에 출력되는 데이타를 저장하는 제1 FIFO와, 유니트로부터 인가되는 데이타를 저장하는 제2 FIFO와, 상기 유니트 송수신 드라이버와 제1 및 제2 FIFO에 대한 데이타의 입출력을 제어하는 노드버스 제어부와, 다른 노드 보오드측에 접속된 데이타 버스를 통해 데이타를 송수신하는데이타 버스 송수신 드라이버와, 중앙처리장치의 제어에 따라 상기 노드 버스 제어부와 데이타 버스 송수신 드라이버를 제어하는 버스제어/경로제어부를 구비하는 프로세서간 통신시스템의 노드 보오드에 있어서, 노드 보오드의 대기상태 전환시에 상기 유니트 송수신 드라이버측 데이타 송신에 대해 블럭킹을 걸어 외부 유니트에대한 데이타 송신을 차단시키고, 상기 데이타 버스 송수신 드라이버측 데이타 송신에 대해 블럭킹을 걸어 데이타 버스로의 송신을 차단하는 동작/대기 제어부를 더 구비하고; 상기 노드 보오드가 대기상태로 지정되는 경우에 상기 중앙처리장치가 동작/대기 제어부와 버스제어/경로제어부측에 대기상태로 지정되었음을 통지하면, 상기 버스제어/경로제어부는 상기 노드버스 제어부측에 노드 블럭킹을 걸지 않고 노드를 정상적으로 동작할 수 있게 초기화시키고, 상기 동작/대기 제어부가 상기 유니트 송수신 드라이버측에 제어신호를 인가하여 데이타 송신에 대해 블럭킹을 걸어 외부 유니트에 대한 데이타 송신을 차단시키고 버스 어써트 출력신호를 제어하여 상기 버스제어/경로제어부를 통해 데이타 버스 송수신 드라이버측 데이타 송신에 대해 블럭킹을 걸어 데이타 버스로의 데이타 송신을 차단하는데 있다.
제1도는 종래 프로세서간 통신시스템의 노드 보오드 구성도.
제2도는 본 발명의 제1 실시예에 따른 프로세서간 통신시스템의 노드 보오드 FIFO 제어장치 구성도.
제3도는 본 발명의 제2 실시예에 따른 프로세서간 통신시스템의 노드 보오드 FIFO 제어장치 구성도.
* 도면의 주요부분에 대한 부호의 설명
1, 11, 21 : 유니트 송수신 드라이버
2, 12, 22 : 노드버스 제어부
3, 13, 23 : 제1 FIFO 4, 14, 24 : 제2 FIFO
5, 15, 25 : 데이타 버스 송수신 드라이버
6, 16, 26 : 버스제어/경로제어부
7, 17, 27 : 중앙처리장치 18 : FIFO제어부
19 : 제1 풀 플레그 발생부 20 : 제2 풀 플레그 발생부
28 : 동작/대기 제어부
본 발명의 제1 실시예에 따른 프로세서간 통신시스템의 노드 보오드 피포 제어장치는 제2도에 도시된 바와같이 유니트 송수신 드라이버(11), 노드버스 제어부(12), 제1FIFO(13), 제2 FIFO(14), 데이타 버스 송수신 드라이버(15), 버스제어/경로제어부(16), 중앙처리장치(17), FIFO제어부(18), 제1 풀 플레그 발생부 (19) 및 제2풀 플레그 발생부(20)를 구비하여 이루어진다. 제1 풀 플레그 발생부 (19)는 해당시스템에서 사용되는 가장 큰 데이타 프레임을 기준으로 제1 FIFO(13)에 저장 공간이 남아 있을 때 풀 플레그(BU)를 발생하여 제1 FIFO(13)가 거의 풀상태로 데이타 저장되어 있음을 FIFO제어부(18)측에 알려주며, 제2 풀 플레그 발생부(20)는 해당시스템에서 사용되는 가장 큰 데이타 프레임을 기준으로 제2 FIFO(14)에 저장 공간이 남아 있을 때 풀 플레그(UB)를 발생하여 제2 FIFO(14)가 거의 풀상태로 데이타 저장되어 있음을 FIFO제어부(18)측에 알려준다. 또한, FIFO제어부(18)는 제1 풀 플레그 발생부(19)로 부터의 풀 플레그(BU)와 제2 풀 플레그 발생부(20)로 부터의 풀 플레그(UB)를 인가받아서 제1 FIFO(13) 및 제2 FIFO(14)로 입력되는 데이타를 제어한다.
이와같은 제1실시예에 따른 프로세서간 통신시스템의 노드 보오드 피포 제어장치는 다음과 같이 동작한다.
노드 보오드내 제1 및 제2 풀 플레그 발생부(19), (20)는 자신에게 접속된 제1 또는 제2 FIFO(13),(14)에 프로세서간 통신 데이타가 저장되어 가면서 거의 풀상태로 데이타가 저장되었을 때 해당 풀 상태를 알려주기 위한 풀 플레그(BU),(UB)를 발생하는데, 해당 풀 플레그(BU),(UB)를 발생하는 기준은 시스템에서 사용되는 데이타 프레임의 크기에 따라 달라진다.
또한, FIFO제어부(18)는 제1풀 플레그 발생부(12)로부터 풀 플레그(BU)가 발생되면 데이타 버스 수신으로부터 인가되는 데이타를 제어하기 위하여 버스제어/경로 제어부(16)로부터 노드버스 제어부(12)로 인가되는 제어신호를 감시하여 해당 제어신호가 로우레벨에서 하이레벨로 천이되면(한 프레임의 데이타 전송이 끝나면 천이됨) 해당 제어신호를 제어하여 데이타 버스 수신으로부터 인가되는 데이타를 막고 제1 FIFO(13)에서 풀 플레그(BU)가 로우레벨에서 하이레벨로 천이될때까지 제어한다.
한편, FIFO제어부(18)는 제2풀 플레그 발생부(20)로부터 풀 플레그(UB)가 발생되면 유니트 수신으로부터 인가되는 데이타를 제어하기 위하여 유니트 송수신 드라이버(11)에서 수신 데이타라인을 감시하여 프레임 종료 플레그가 입력되면 유니트 송수신 드라이버(11)측에 제어신호를 인가하여 유니트 수신으로부터 인가되는 데이타를 막고 제2 FIFO(14)에서 풀 플레그(UB)가 로우레벨에서 하이레벨로 천이될때까지 제어한다.
이상과 같은 제2도에 도시된 구성의 설명은 데이타가 거의 풀상태로 저장되었음을 나타내는 풀 플레그를 발생하는 동기식 FIFO를 제1 FIFO(13)와 제2 FIFO(14)로서 사용한 경우를 기준으로 설명한 것이다.
이와 달리, 데이타가 거의 풀상태로 저장되었음을 나타내는 풀 플레그를 발생하지 않는 비동기식 FIFO를 제1 FIFO(13)와 제2 FIFO(14)로서 사용한 경우에는, 제1 풀 플레그 발생부(19)와 제2 풀 플레그 발생부(20)에 시스템에서 사용되는 가장 길이가 큰 프레임과 같은 크기 또는 그 보다 큰 FIFO를 두어야 한다. 이때, 제1 FIFO(13)에서 풀 플레그가 발생되면 제1 풀 플레그 발생부(19)에 있는 FIFO가 데이타를 수신하기 시작함과 동시에 FIFO제어부(18)에 데이타가 거의 풀상태로 저장되었음을 나타내는 풀 플레그 신호를 인가한다. 이에따라, FIFO제어부(18)는 노드버스 제어부(12)에서 프레임 전송 완료를 알리는 신호를 인가받아 제1 FIFO(13)의 풀플레그 신호가 천이될때까지 버스제어/경로제어부(16)로부터 입력되는 데이타를 처리한다. 또한, 제2 풀 플레그 발생부(20)도 동일한 동작을 수행하여 유니트 송수신드라이버(11)에서 입력되는 데이타를 감시하여 프레임 종료 플레그가 입력되면 유니트, 송수신 드라이버(11)에 제어신호를 입력하여 입력되는 데이타를 제어한다.
이와같은 제1 실시예에 따른 프로세서간 통신시스템의 노드 보오드 피포 제어장치는 제1 및 제2 FIFO(13, 14)에 데이타가 풀상태로 저장되는 경우에 해당 제1및 제2 FIFO(13, 14)를 리세트 시키지 않고 FIFO제어부(18)에 의해 노드 버스 제어부(12)와 유니트 송수신 드라이버(11)를 제어하여 제1 및 제2 FIFO(13 14)에 저장되는 데이타를 조절하므로 데이타 유실이 발생되지 않아 시스템을 안정적으로 운용할 수 있게 된다.
본 발명의 제2 실시예에 따른 프로세서간 통신시스템의 노드 보오드 피포 제어장치는 제3도에 도시된 바와같이 유니트 송수신 드라이버(21), 노드버스 제어부 (22), 제1 FIFO(23), 제2 FIFO(24), 데이타 버스 송수신 드라이버(25), 버스제어/경로제어부(26), 중앙처리장치(27) 및 동작/대기 제어부(28)를 구비하여 이루어진다. 동작/대기 제어부(28)는 노드 보오드가 동작 상태인 경우는 기존과 동일하게 데이타 송수신을 정상적으로 송수신할 수 있게 하고, 노드 보오드가 대기 상태인 경우에는 데이타 버스 송신 경로를 통한 송신 유니트 송신 경로를 제어하는 기능을 구비한다.
즉, 노드 보오드가 액티브 상태인 경우에는 데이타 버스 송수신 드라이버 (25)로부터 수신된 프로세서간 통신 데이타를 버스제어/경로제어부(26)를 거쳐 노드버스 제어부(22)에 전달하고, 노드버스 제어부(22)는 전달받은 프로세서간 통신 데이타를 제1 FIFO(23)에 저장한다. 이 제1 FIFO(23)에 저장된 데이타는 노드버스 제어부(22)에 의해 판독되어 직렬 데이타로 변환된 후에 유니트 송신 경로를 통해서 유니트 송수신 드라이버(21)에 의해 외부 유니트측에 송신한다. 또한, 유니트 송수신 드라이버(21)에 의해 수신된 직렬 데이타가 유니트 수신 경로를 통해 노드버스 제어부(22)에 인가되면, 노드버스 제어부(22)가 해당 직렬 데이타를 병렬 데이타로 변환하여 제2 FIFO(24)에 저장한다. 제2 FIFO(24)에 저장된 데이타는 노드버스 제어부(22)에 의해 판독되어 데이타 버스 송신을 경유하여 데이타 버스 송수신 드라이버(25)를 통해 송신한다.
또한, 노드 보오드가 대기상태인 경우에도 동일한 동작을 수행하는데, 유니트 송신 기능과 데이타 버스 송신기능을 제어하여 동작상태인 노드 보오드와 같은 데이타를 제1 및 제2 FIFO(23, 24)에 보유하게 함으로써 노드 보오드가 동작상태에서 대기상태로 절체되는 경우 데이타의 유실을 방지케 한다.
이와같이 구성된 제2 실시예에 따른 프로세서간 통신시스템의 노드 보오드 피포 제어장치는 다음과 같이 동작한다.
노드 보오드가 대기상태로 지정되는 경우에는 중앙처리장치(27)가 동작/대기제어부(28)와 버스제어/경로제어부(26)측에 대기상태로 지정되었음을 통지한다. 이때, 중앙처리장치(27)로 부터 명령을 전달받은 버스제어/경로제어부(26)는 기존의방법과는 다르게 노드버스 제어부(22)측에 노드 블럭킹을 걸지 않고 노드를 정상적으로 동작할 수 있게 초기화시키고, 동작/대기 제어부(28)는 유니트 송수신 드라이버(21)측에 제어신호를 인가하여 유니트 송신에 대해 블럭킹을 걸어 외부 유니트에대한 송신을 차단시키고, 버스 어써트 출력신호를 제어하여 데이타 버스 송신에 대해 블럭킹을 걸어 데이타 버스로의 송신을 차단시킨다.
이와같은 제2 실시예에 따른 프로세서간 통신시스템의 노드 보오드 피포 제어장치는 대기상태의 노드 보오드를 초기화시키는 경우 데이타 수신하는 동작을 수행하면서 대기상태로 있다가 동작상태로 절체할때 유니트 송신 측에 걸려있던 블럭킹과 데이타 버스 송신 측에 걸려있던 블럭킹을 제거하면 프로세서간 통신 데이타의 유실을 최소화한 상태에서 절체할 수 있게 된다.
이상 설명한 바와같이, 본 발명은 FIFO에 데이타가 풀상태로 저정되거나 노드 보오드가 동작상태에서 대기상태로 절체되는 경우에도 FIFO의 데이타를 유실하지 않으므로 시스템을 안정적으로 운용할 수 있게 된다.

Claims (2)

  1. 외부의 유니트에 대하여 데이타를 직렬로 송수신하는 유니트 송수신 드라이버와; 유니트측에 출력되는 데이타를 저장하는 제1 FIFO와, 유니트로부터 인가되는 데이타를 저장하는 제2 FIFO와; 상기 유니트 송수신 드라이버와 제1 및 제2 FIFO에 대한 데이타의 입출력을 제어하는 노드버스 제어부와; 다른 노드 보오드측에 접속된 데이타 버스를 통해 데이타를 송수신하는 데이타 버스 송수신 드라이버와; 중앙처리장치의 제어에 따라 상기 노드 버스 제어부와 데이타 버스 송수신 드라이버를 제어하는 버스제어/경로제어부를 구비하는 프로세서간 통신시스템의 노드 보오드에 있어서, 상기 제1 FIFO가 거의 풀상태로 데이타 저장되어 있음을 알려주기 위한 풀플레그를 발생하는 제1 풀 플레그 발생부와; 상기 제2 FIFO가 거의 풀상태로 데이타 저장되어 있음을 알려주기 위한 풀 플레그를 발생하는 제2 풀 플레그 발생부와;상기 제1 풀 플레그 발생부로 부터의 풀 플레그와 상기 제2 풀 플레그 발생부로 부터의 풀 플레그를 인가받아서 상기 제1 FIFO 및 제2 FIFO로 입력되는 데이타를 제어하는 FIFO제어부를 포함하는 것을 특징으로 하는 통신시스템의 노드 보오드 피포제어장치.
  2. 외부의 유니트에 대하여 데이타를 직렬로 송수신하는 유니트 송수신 드라이버와, 유니트측에 출력되는 데이타를 저장하는 제1 FIFO와, 유니트로부터 인가되는 데이타를 저장하는 제2 FIFO와, 상기 유니트 송수신 드라이버와 제1 및 제2 FIFO에 대한 데이타의 입출력을 제어하는 노드버스 제어부와, 다른 노드 보오드측에 접속된 데이타 버스를 통해 데이타를 송수신하는 데이타 버스 송수신 드라이버와, 중앙처리장치의 제어에 따라 상기 노드 버스 제어부와 데이타 버스 송수신 드라이버를 제어하는 버스제어/경로제어부를 구비하는 프로세서간 통신시스템의 노드 보오드에 있어서, 노드 보오드의 대기상태 전환시에 상기 유니트 송수신 드라이버측 데이타 송신에 대해 블럭킹을 걸어 외부 유니트에 대한 데이타 송신을 차단시키고, 상기 데이타 버스 송수신 드라이버측 데이타 송신에 대해 블럭킹을 걸어 데이타 버스로의 송신을 차단하는 동작/대기 제어부를 더 구비하고; 상기 노드 보오드가 대기상태로 지정되는 경우에 상기 중앙처리장치가 동작/대기 제어부와 버스제어/경로제어부측에 대기상태로 지정되었음을 통지하면, 상기 버스제어/경로제어부는 상기 노드버스 제어부측에 노드 블럭킹을 걸지 않고 노드를 정상적으로 동작할 수 있게 초기화시키고, 상기 동작/대기 제어부가 상기 유니트 송수신 드라이버측에 제어신호를 인가하여 데이타 송신에 대해 블럭킹을 걸어 외부 유니트에 대한 데이타 송신을 차단시키고 버스 어써트 출력신호를 제어하여 상기 버스제어/경로제어부를 통해 데이타 버스 송수신 드라이버측 데이타 송신에 대해 블럭킹을 걸어 데이타 버스로의 데이타 송신을 차단하는 것을 특징으로 하는 프로세서간 통신시스템의 노드 보오드 피포 제어장치.
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* Cited by examiner, † Cited by third party
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KR930014086A (ko) * 1991-12-31 1993-07-22 정몽헌 Fifo와 인터럽트를 이용한 프로세서간 데이타 전송장치 및 방법
JPH06152656A (ja) * 1992-11-02 1994-05-31 Nippon Telegr & Teleph Corp <Ntt> 転送制御方式

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930014086A (ko) * 1991-12-31 1993-07-22 정몽헌 Fifo와 인터럽트를 이용한 프로세서간 데이타 전송장치 및 방법
JPH06152656A (ja) * 1992-11-02 1994-05-31 Nippon Telegr & Teleph Corp <Ntt> 転送制御方式

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