KR100283484B1 - How to form a trench capacitor - Google Patents
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Abstract
본 발명은 트렌치 캐패시터의 형성 방법에 관한 것으로서, 본 발명에 따르면 캐패시터 절연막을 연장시켜, 그 연장된 캐패시터 절연막과 별도로 형성한 질화막의 복층 구조로 사이드월 스페이서로 형성함으로써, 기생 트랜지스터가 발생되는 것을 방지하고, 이웃하는 단위 셀에 구비되는 MOS 트랜지스터와의 사이에 위치한 스트랩을 제거한 후 소자 분리막에 의해서 이웃하는 셀과 절연시킴으로써, 트랜지스터의 신뢰성을 증진시킬 수 있는 효과가 있다.The present invention relates to a method of forming a trench capacitor, and according to the present invention, by extending the capacitor insulating film and forming a sidewall spacer in a multilayer structure of a nitride film formed separately from the extended capacitor insulating film, the parasitic transistor is prevented from occurring. In addition, by removing the strap located between the MOS transistors provided in the neighboring unit cells and isolating the neighboring cells by the device isolation film, it is possible to improve the reliability of the transistor.
Description
본 발명은 반도체 장치의 트렌치 캐패시터의 형성 방법에 관한 것으로서, 더욱 상세하게는 기생 트랜지스터에 의한 누설 전류를 방지하는 데 적합한 트렌치 캐패시터의 형성 방법에 관한 것이다.The present invention relates to a method of forming a trench capacitor in a semiconductor device, and more particularly, to a method of forming a trench capacitor suitable for preventing leakage current by parasitic transistors.
최근 반도체 디바이스의 고집적화, 대용량화에 대해 많은 연구가 진행되고 있는 바, 그중 1개의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 그에 따른 1개의 캐패시터(Capacitor)로 이루어진 DRAM의 경우에는 고집적화 및 대용량화를 위해 메모리 셀(Memory Cell)을 미세화 하는 여러 방법들이 제안되어졌다.Recently, many studies have been conducted on high integration and large capacity of semiconductor devices. Among them, a DRAM having one MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and one capacitor (Capacitor) is used for high integration and large capacity. Several methods have been proposed for miniaturizing memory cells.
그와 같이 메모리 셀을 미세화 하기 위해 제안된 방법중의 하나가 트렌치형 캐패시터로서, 도 1을 참조하여 일반적인 트렌치 캐패시터의 구성에 대해서 개략적으로 설명하면 다음과 같다. 이때, 도 1은 종래 기술에 따른 트렌치 캐패시터의 형성 방법을 개략적으로 도시한 단면도이다.One of the proposed methods for miniaturizing such a memory cell is a trench type capacitor, and a configuration of a general trench capacitor will be described with reference to FIG. 1 as follows. 1 is a cross-sectional view schematically illustrating a method of forming a trench capacitor according to the prior art.
도 1a를 참조하면, 실리콘 기판(10)의 상부에 화학적 기상 증착법(CVD : chemical vapor deposition) 등의 방법을 이용하여 패드 산화막(20), 질화막(30), 마스크 산화막(도시 생략함)을 순차적으로 형성한 후, 포토리쏘그래피(photolithographi) 공정을 이용하여 하드 마스크를 형성한다. 이후, 하드 마스크를 이용하여 실리콘 기판의 소정 부분을 식각 제거하므로서, 실리콘 기판(10)의 표면으로부터 약 5∼9μm 깊이의 트렌치(trench)를 형성한다. 이때, 도 1a에 도시된 바와 같이 트렌치 형성 공정동안, 트렌치를 형성하기 위한 식각액에 의해 하드 마스크의 최상부에 배치된 마스크 산화막은 제거될 것이다.Referring to FIG. 1A, the pad oxide layer 20, the nitride layer 30, and the mask oxide layer (not shown) are sequentially formed on the silicon substrate 10 using a chemical vapor deposition (CVD) method. After forming, the hard mask is formed by using a photolithographi process. Thereafter, a predetermined portion of the silicon substrate is etched away using a hard mask to form a trench about 5 to 9 μm deep from the surface of the silicon substrate 10. At this time, during the trench forming process as shown in FIG. 1A, the mask oxide film disposed on the top of the hard mask will be removed by the etching liquid for forming the trench.
도 1b를 참조하면, 트렌치의 내벽에 As 등의 불순물이 도핑된 산화막(도시 생략함)을 증착하고, 그 증착된 산화막 실리콘 기판(10)의 표면으로부터 약 2∼3μm 정도 식각 공정으로 제거한 후, 열공정을 수행하여 외부 전극(50)을 형성한다.Referring to FIG. 1B, an oxide film (not shown) doped with an impurity such as As is deposited on the inner wall of the trench, and removed from the surface of the deposited oxide silicon substrate 10 by an etching process of about 2 to 3 μm. The external electrode 50 is formed by performing a thermal process.
이후, 외부 전극(50)이 형성된 트렌치의 내벽에 고유전율막을 증착하여 캐패시터 절연막(60)을 형성하고, 그 캐패시터 절연막(60)이 형성된 트렌치의 내벽에 다결정 실리콘을 매립한 후, 실리콘 기판(10)의 표면으로부터 약 2∼3μm 정도까지 캐패시터 절연막(60) 및 다결정 실리콘층을 식각 공정으로 제거하므로써, 제 1 내부 전극(72)을 포함한 캐패시터를 형성한다. 이와 같이 캐패시터를 실리콘 기판(10)의 표면으로부터 소정 깊이 이하에 형성하는 것은 후속하는 공정에서 형성되는 MOS 트랜지스터의 활성 영역, 즉, MOS 트랜지스터의 소오스 전극 이나 드레인 영역으로 사용되는 활성 영역과 캐패시터의 외부 전극(50) 간의 단락을 방지하기 위해서이다.Thereafter, a high dielectric constant film is deposited on the inner wall of the trench on which the external electrode 50 is formed to form a capacitor insulating film 60, and after filling the polycrystalline silicon on the inner wall of the trench on which the capacitor insulating film 60 is formed, the silicon substrate 10. The capacitor insulating film 60 and the polycrystalline silicon layer are removed by an etching process from the surface of the substrate) to about 2 to 3 탆, thereby forming a capacitor including the first internal electrode 72. Thus, forming the capacitor below a predetermined depth from the surface of the silicon substrate 10 is the active region of the MOS transistor formed in a subsequent process, that is, the active region used as the source electrode or drain region of the MOS transistor and the outside of the capacitor. This is to prevent a short circuit between the electrodes 50.
도 1c를 참조하면, 열산화 공정 등으로 캐패시터가 형성된 트렌치의 내벽에 절연막을 증착한 후, 캐패시터의 상부에 형성된 절연막을 식각 공정으로 제거하므로써, 사이드월 스페이서(sidewall spacer)(80)를 형성한다. 이후, 캐패시터 및 사이드월 스페이서(80)가 형성된 트렌치의 내벽을 다결정 실리콘으로 매립하고, 그 매립된 다결정 실리콘 층을 식각 공정에 의해서 실리콘 기판(10)의 표면으로부터 약 0.5∼1.5μm 정도 제거하며, 그 제거된 부분을 통해 실리콘 기판에 이온 주입(ion implant) 공정으로 스트랩(strap)(90)을 형성한다. 이때, 스트랩(90)은 후속하는 공정으로 형성될 MOS 트랜지스터의 활성 영역과 전기적으로 접속을 이루므로써, MOS 트랜지스터의 활성 영역과 캐패시터의 내부 전극을 전기적으로 접속한다.Referring to FIG. 1C, after an insulating film is deposited on an inner wall of a trench in which a capacitor is formed by a thermal oxidation process or the like, a sidewall spacer 80 is formed by removing an insulating film formed on an upper portion of the capacitor by an etching process. . Thereafter, the inner wall of the trench in which the capacitor and the sidewall spacers 80 are formed is embedded with polycrystalline silicon, and the embedded polycrystalline silicon layer is removed from the surface of the silicon substrate 10 by about 0.5 to 1.5 μm by an etching process. Through the removed portion, a strap 90 is formed by an ion implantation process on a silicon substrate. At this time, the strap 90 is electrically connected to the active region of the MOS transistor to be formed in a subsequent process, thereby electrically connecting the active region of the MOS transistor and the internal electrode of the capacitor.
이후, 트렌치의 내부에 다결정 실리콘을 매립하므로써, 제 2 내부 전극(74)과 전기적으로 접속하는 제 3 내부 전극(76)을 형성한다.Thereafter, the third internal electrode 76 electrically connected to the second internal electrode 74 is formed by embedding the polycrystalline silicon in the trench.
도 1d를 참조하면, 상술한 과정에 의해서 형성된 캐패시터의 일측에 게이트 전극(102), 게이트 산화막(104), 활성 영역(106)을 포함하는 MOS 트랜지스터를 통상적인 MOS 제조 공정에 의해서 형성한다. 이때, MOS 트랜지스터의 활성 영역(106)은 스트랩(90)에 의해 캐패시터의 내부 전극과 전기적 접속을 이룰 것이다.Referring to FIG. 1D, a MOS transistor including a gate electrode 102, a gate oxide film 104, and an active region 106 is formed on one side of a capacitor formed by the above-described process by a conventional MOS manufacturing process. At this time, the active region 106 of the MOS transistor will be in electrical connection with the internal electrode of the capacitor by the strap 90.
종래에는 상술한 과정에 의해서, DRAM 뿐만 아니라 다른 반도체 장치에서도 좁은 면적에 높은 정전 용량을 갖는 트렌치 캐패시터를 형성할 수 있었다.Conventionally, by the above-described process, it is possible to form trench capacitors having a high capacitance in a small area not only in DRAM but also in other semiconductor devices.
그러나, 상술한 종래의 트렌치 형성 공정에서는 사이드월 스페이서를 단일의 절연막으로 형성하므로써, 기생 트랜지스터에 의한 누설 전류의 발생을 충분히 방지하기 어려운 문제점이 있었다. 즉, 기생 트랜지스터의 발생에 의해서 캐패시터에 축적된 정보(전하)가 누설되어 트렌치 캐패시터를 구비한 기억 소자의 신뢰성을 저하시키는 문제점이 있었다.However, in the above-described conventional trench formation process, there is a problem that it is difficult to sufficiently prevent the generation of leakage current by the parasitic transistor by forming the sidewall spacers with a single insulating film. In other words, information (charge) accumulated in the capacitors is leaked due to the generation of parasitic transistors, thereby degrading the reliability of the memory device having the trench capacitors.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 반도체 장치에 구비되는 트렌치 캐패시터의 사이드월 스페이서를 복층으로 형성하여 기생 트랜지스터를 방지할 수 있는 트렌치 캐패시터의 제조 방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method of manufacturing a trench capacitor capable of preventing parasitic transistors by forming sidewall spacers of a trench capacitor provided in a semiconductor device in multiple layers. Its purpose is to.
상술한 목적을 달성하기 위해서 본 발명에서는, 반도체 장치의 트렌치 캐패시터를 형성하는 방법에 있어서, 실리콘 기판의 상부에 산화막 및 질화막으로 이루어진 하드 마스크를 형성하는 단계; 상기 하드 마스크에 의거하여 상기 실리콘 기판에 트렌치를 형성하는 단계; 상기 트렌치에 의해서 노출된 실리콘 기판에 상기 트렌치 캐패시터의 외부 전극을 형성하는 단계; 상기 외부 전극이 형성된 트렌치의 내벽에 캐패시터 절연막을 형성하는 단계; 상기 캐패시터 절연막이 형성된 트렌치의 내부에 도전성 물질을 매립하여 제 1 내부 전극을 형성하는 단계; 상기 제 1 내부 전극을 상기 실리콘 기판의 표면으로부터 소정 깊이까지 제거하는 단계; 상기 트렌치의 측벽에 형성된 캐패시터 절연막의 상부에 질화막을 적층하여 상기 캐패시터와 질화막으로 이루어진 복층의 사이드월 스페이서를 형성하는 단계; 상기 사이드월 스페이서의 상측 일부분을 제거하는 단계; 상기 사이드월 스페이서의 제거로 노출된 실리콘 기판에 스트랩을 형성하는 단계; 상기 제 1 내부 전극이 제거된 부분에 도전성 물질을 다시 매립하여 제 2 내부 전극을 형성하는 단계; 상기 제 2 내부 전극을 실리콘 기판의 표면이하로 패터닝하는 단계; 상기 제 2 내부 전극의 일부 및 상기 스트랩의 일측을 포함하는 소정 영역을 수직하방향으로 제거하고, 상기 제거된 부분에 소자 분리막을 형성하는 단계를 포함하여 이루어진 트렌치 캐패시터의 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a trench capacitor of a semiconductor device, comprising: forming a hard mask comprising an oxide film and a nitride film on an upper portion of a silicon substrate; Forming a trench in the silicon substrate based on the hard mask; Forming an external electrode of the trench capacitor on the silicon substrate exposed by the trench; Forming a capacitor insulating film on an inner wall of the trench in which the external electrode is formed; Filling a conductive material in the trench in which the capacitor insulating film is formed to form a first internal electrode; Removing the first internal electrode to a predetermined depth from the surface of the silicon substrate; Stacking a nitride film on top of the capacitor insulating film formed on the sidewalls of the trench to form a multilayer sidewall spacer formed of the capacitor and the nitride film; Removing an upper portion of the sidewall spacer; Forming a strap on the exposed silicon substrate by removal of the sidewall spacer; Refilling a conductive material in a portion where the first internal electrode is removed to form a second internal electrode; Patterning the second internal electrode below the surface of the silicon substrate; And removing a predetermined region including a portion of the second internal electrode and one side of the strap in a vertical downward direction, and forming a device isolation layer on the removed portion.
도 1은 종래 기술에 따른 트렌치 캐패시터의 제조 공정을 도시한 순차 공정도,1 is a sequential process diagram showing a manufacturing process of a trench capacitor according to the prior art,
도 2는 본 발명의 바람직한 실시예에 따른 트렌치 캐패시터의 형성 방법을 도시한 순차 공정도.2 is a sequential process diagram illustrating a method of forming a trench capacitor according to a preferred embodiment of the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
110 : 실리콘 기판 120 : 제 1 산화막110 silicon substrate 120 first oxide film
122 : 제 2 산화막 124 : 제 3 산화막122: second oxide film 124: third oxide film
130 : 제 1 질화막 132 : 제 2 질화막130: first nitride film 132: second nitride film
140 : 제 1 감광막 142 : 제 2 감광막140: first photosensitive film 142: second photosensitive film
144 : 제 3 감광막 146 : 제 4 감광막144: third photosensitive film 146: fourth photosensitive film
150 : 소자 분리막 210 : 외부 전극150 device separator 210 external electrode
220 : 캐패시터 절연막 230 : 제 1 내부 전극220: capacitor insulating film 230: first internal electrode
232 : 제 2 내부 전극 240 : 스트랩232: second internal electrode 240: strap
310 : 활성 영역 320 : 게이트 절연막310: active region 320: gate insulating film
330 : 게이트 전극330: gate electrode
이하, 첨부된 도 2를 참조하여 본 발명에 따른 캐패시터 형성 방법에 대하여 설명하면 다음과 같다.Hereinafter, a capacitor forming method according to the present invention will be described with reference to the accompanying FIG. 2.
도 2는 본 발명의 일 실시예에 따른 캐패시터 형성 방법을 도시한 순차 공정도 이다.2 is a sequential process diagram illustrating a method of forming a capacitor according to an embodiment of the present invention.
도 2a를 참조하면, 산화 공정(oxidation) 또는 열산화 공정(thermal oxidation)을 사용하여 실리콘 기판(110)의 상부 전면에 소정 두께, 예를 들어 50∼200Å의 제 1 산화막(120)을 형성하고, 다시 화학 기상 증착법(CVD : Chemical Vapor Deposition) 또는 물리 기상 증착법(PVD : Physical Vapor Deposition)을 사용하여 제 1 산화막(120)의 상부 전면에 제 1 질화막(130)을 형성한다. 이때, 제 1 산화막(120)의 상부 전면에 형성되는 제 1 질화막(130)은 후속하는 트렌치 공정에서의 마스크로 사용되므로 트렌치를 형성하는 식각액에 의해서 손상받지 않도록 소정 두께, 예를 들어, 3,000∼6,000Å의 두께 범위로 형성되어야 할 것이다. 이때, 본 발명의 다른 실시예에서는, 제 1 질화막(130)의 상부에 소정 두께 범위(예를 들어, 5,000∼10,000Å의 두께 범위)로 더 적층하여 제 1 질화막(130)과 함께 후속하는 트렌치 형성 공정시 하드 마스크로 사용할 수도 있을 것이다.Referring to FIG. 2A, the first oxide film 120 having a predetermined thickness, for example, 50 to 200 microseconds, is formed on the entire upper surface of the silicon substrate 110 by using an oxidation process or a thermal oxidation process. In addition, the first nitride layer 130 is formed on the entire upper surface of the first oxide layer 120 using Chemical Vapor Deposition (CVD) or Physical Vapor Deposition (PVD). In this case, since the first nitride film 130 formed on the entire upper surface of the first oxide film 120 is used as a mask in a subsequent trench process, a predetermined thickness, for example, 3,000 to 3,000, may be prevented from being damaged by the etchant forming the trench. It should be formed in the thickness range of 6,000Å. At this time, in another embodiment of the present invention, the trench is further stacked on the upper part of the first nitride film 130 in a predetermined thickness range (for example, a thickness range of 5,000 to 10,000 mm 3) and subsequently formed along with the first nitride film 130. It may be used as a hard mask during the formation process.
이후, 제 1 질화막(130)의 상부 전면에 포토 레지스트(PR : Photoresist)를 도포하여 제 1 감광막(140)을 형성한 후, 포토리쏘그래피(Photolithography) 공정에 의해서 트렌치를 형성하기 위한 소정 패턴으로 감광막(140)을 패터닝한다. 감광막(140)에 대한 패터닝이 완료되면, 제 1 감광막(140)에 형성된 패턴을 따라 제 1 질화막(130)을 식각하여 하드 마스크로 형성하고, 제 1 감광막(140)은 PR 스트리핑(stripping) 공정으로 제거한다. 이때, 하드 마스크에 형성된 패턴은 후속하는 공정에서 트렌치를 형성하기 위한 패턴이 될 것이다.Thereafter, a photoresist (PR) is applied to the entire upper surface of the first nitride layer 130 to form the first photoresist layer 140, and then, as a predetermined pattern for forming a trench by a photolithography process. The photosensitive film 140 is patterned. When the patterning of the photoresist layer 140 is completed, the first nitride layer 130 is etched and formed into a hard mask along the pattern formed on the first photoresist layer 140, and the first photoresist layer 140 is a PR stripping process. To remove it. In this case, the pattern formed on the hard mask will be a pattern for forming a trench in a subsequent process.
도 2b를 참조하면, 하드 마스크를 이용하여 실리콘 기판의 소정 부분을 식각 제거하므로서, 실리콘 기판(10)의 표면으로부터 약 5∼9μm 깊이의 트렌치(trench)를 형성한다.Referring to FIG. 2B, a trench having a depth of about 5 μm to 9 μm is formed from the surface of the silicon substrate 10 by etching away a predetermined portion of the silicon substrate using a hard mask.
그리고, 그 형성된 트렌치의 내벽을 포함한 제 1 질화막(130)의 상부 전면에 산화 공정 또는 열산화 공정을 사용해서, 비소(As), 인(P), 붕소(B) 등의 불순물이 도핑된 제 2 산화막(122)을 소정 두께, 예를 들어, 200∼500Å 정도의 두께 범위로 증착시킨다.The dopants doped with impurities such as arsenic (As), phosphorus (P), and boron (B) are oxidized or thermally oxidized on the entire upper surface of the first nitride film 130 including the inner walls of the formed trenches. The dioxide film 122 is deposited in a predetermined thickness, for example, in a thickness range of about 200 to 500 kPa.
그 다음, 트렌치의 내벽을 포함한 제 2 산화막(122)의 상부 전면에 포토 레지스트(PR)를 도포하여 제 2 감광막(142)을 형성한 후, 그 형성된 제 2 감광막(142)을 포토리쏘그래피 공정에 의해서 트렌치 표면으로부터 소정 깊이, 예를 들어, 2∼3μm의 깊이 범위까지 제거한다. 이때, 제 2 감광막(142)의 패턴은 후속하는 공정에서 외부 전극의 형성 범위를 한정하는 마스크로 이용된다.Next, after the photoresist PR is applied to the entire upper surface of the second oxide film 122 including the inner wall of the trench to form the second photosensitive film 142, the formed second photosensitive film 142 is subjected to a photolithography process. Is removed from the trench surface to a depth range of, for example, 2-3 μm. In this case, the pattern of the second photosensitive film 142 is used as a mask to limit the formation range of the external electrode in a subsequent step.
도 2c를 참조하면, 패터닝된 제 2 감광막(142)을 이용하여, 건식 또는 습식 식각 기법에 의해서 제 2 감광막(142)의 제거로 노출된 제 2 산화막(122)을 제거한 다음, 일반적인 반도체 공정의 PR 스트리핑(stripping) 기법을 사용해서 패터닝된 제 2 감광막(142)을 제거한다.Referring to FIG. 2C, the patterned second photoresist layer 142 is used to remove the exposed second oxide layer 122 by removal of the second photoresist layer 142 by a dry or wet etching technique, and then the general semiconductor process may be performed. The patterned second photoresist layer 142 is removed using a PR stripping technique.
이후, 트렌치 내벽을 포함한 제 2 산화막(122)의 상부 전면에 산화 공정(oxidation) 또는 열산화 공정(thermal oxidation)을 사용하여 소정 두께(예를 들어 300∼800Å의 두께)의 제 3 산화막(124)을 형성한다. 이때, 제 3 산화막(124)은 후속하는 열공정에서 제 2 산화막(122)에 도핑된 불순물이 외부로 확산되는 것(out diffusion)을 방지하기 위한 확산 방지막으로서 이용된다.Thereafter, a third oxide film 124 having a predetermined thickness (for example, a thickness of 300 to 800 kPa) is formed by using an oxidation process or a thermal oxidation process on the entire upper surface of the second oxide film 122 including the trench inner wall. ). In this case, the third oxide film 124 is used as a diffusion barrier to prevent out-diffusion of impurities doped into the second oxide film 122 in a subsequent thermal process.
도 2d를 참조하면, 고온(예를 들어, 800∼1,100℃의 온도 범위)에서 어닐링(Anealing)과 같은 열공정을 수행하여 제 2 산화막(122)에 도핑된 불순물을 트렌치의 외부로 확산시키므로써, 트렌치의 외벽에 캐패시터의 외부 전극(210)을 형성한다.Referring to FIG. 2D, by performing a thermal process such as annealing at a high temperature (for example, a temperature range of 800 to 1,100 ° C.), the impurities doped in the second oxide film 122 are diffused to the outside of the trench. The outer electrode 210 of the capacitor is formed on the outer wall of the trench.
상술한 공정에 의해서 외부 전극(210)이 형성되고 나면, 화학적 기상 증착법이나 물리적 기상 증착법 등을 사용하여 NO(nitride oxide), ONO(oxide nitride oxide) 또는 그 밖의 다른 고유전율을 갖는 물질을 외부 전극(210)이 형성된 트렌치의 내벽을 포함한 제 1 질화막(130)의 상부 전면에 소정 두께, 예를 들어, 60∼300Å의 두께 범위로 적층하므로써, 캐패시터 절연막(220)을 형성한다.After the external electrode 210 is formed by the above-described process, a material having NO (nitride oxide), oxide nitride oxide (ONO) or other high dielectric constant may be formed by using a chemical vapor deposition method or a physical vapor deposition method. The capacitor insulating film 220 is formed by stacking the upper surface of the first nitride film 130 including the inner wall of the trench 210 in a predetermined thickness, for example, in the thickness range of 60 to 300 kPa.
그 다음, 캐패시터 절연막(220)이 형성된 트렌치 내부에 다결정 실리콘(poly-silicon)을 매립하므로써, 제 1 내부 전극(230)을 형성한다.Next, the first internal electrode 230 is formed by filling poly-silicon into the trench in which the capacitor insulating film 220 is formed.
도 2e를 참조하면, 상술한 공정에 의해서 캐패시터 절연막(220) 및 제 1 내부 전극(230)을 형성하고 난 다음, 제 1 질화막(130)의 상부에 잔존하는 폴리 실리콘막 및 유전체 막을 제 1 내부 전극(230) 및 캐패시터 절연막(150)을 화학적 기계 연마법(CMP : chemical mechanical polishing)으로 제거한다. 즉, 제 1 질화막(130)을 식각 스톱층으로 이용하여 제 1 질화막(130)의 상부에 형성되어 있는 폴리 실리콘막 및 유전체 막을 제거한다.Referring to FIG. 2E, after the capacitor insulating film 220 and the first internal electrode 230 are formed by the above-described process, the polysilicon film and the dielectric film remaining on the upper part of the first nitride film 130 are formed in the first internal part. The electrode 230 and the capacitor insulating film 150 are removed by chemical mechanical polishing (CMP). That is, the polysilicon film and the dielectric film formed on the first nitride film 130 are removed by using the first nitride film 130 as an etch stop layer.
그 다음, 캐패시터 절연막(220)에 대해서 식각 선택비가 높은 식각제(예를 들어, HF)를 사용하여 트렌치 내부의 제 1 내부 전극(230)을 실리콘 웨이퍼(110) 표면으로부터 소정 깊이(예를 들어, 2∼3μm 범위 내의 깊이)까지 제거한다.Next, the first internal electrode 230 inside the trench is removed from the surface of the silicon wafer 110 by using an etchant having a high etching selectivity (eg, HF) with respect to the capacitor insulating film 220. , Depth within the range of 2-3 μm).
도 2f를 참조하면, 상술한 공정에 의해서 제 1 내부 전극(230)을 소정 깊이 까지 제거하고 나면, 그 내부 전극(230)의 상부를 포함한 트렌치의 내벽 및 제 1 산화막(130)의 상부에 물리적 기상 증착법 또는 화학적 기상 증착법을 사용해서 질화물을 소정 두께(예를 들어, 50∼200Å의 두께 범위)로 적층하여 제 2 질화막(132)을 형성한다. 이때, 제 2 질화막(132)은 캐패시터 절연막(220)과 함께 복층 구조의 사이드월 스페이서를 이루어 내부 전극과 외부 전극을 절연하는 작용을 할 것이다.Referring to FIG. 2F, after the first internal electrode 230 is removed to a predetermined depth by the above-described process, the inner wall of the trench including the upper portion of the inner electrode 230 and the upper portion of the first oxide film 130 are physically removed. The second nitride film 132 is formed by stacking nitride to a predetermined thickness (for example, a thickness range of 50 to 200 GPa) using vapor deposition or chemical vapor deposition. In this case, the second nitride layer 132 may form a sidewall spacer having a multilayer structure together with the capacitor insulating layer 220 to insulate the internal electrode and the external electrode.
그와 같이 형성된 제 2 질화막(132)의 상부 전면에 포토 레지스트(PR)를 도포하여 제 3 감광막(144)을 형성한 후, 그 형성된 제 3 감광막(144)을 포토리쏘그래피 공정에 의해서 트렌치 표면으로부터 소정 깊이(예를 들어, 0.08∼0.14μm 의 깊이 범위)까지 제거한다. 이때, 제 3 감광막(144)은 제 2 질화막(132) 및 캐패시터 절연막(220)으로 이루어지는 사이드월 스페이서의 범위를 한정하기 위한 식각 공정에서의 마스크로 작용한다.After forming the third photoresist film 144 by applying photoresist PR on the entire upper surface of the second nitride film 132 thus formed, the formed third photoresist film 144 is formed on the trench surface by a photolithography process. To a predetermined depth (eg, a depth range of 0.08 to 0.14 μm). In this case, the third photoresist layer 144 serves as a mask in an etching process for limiting a range of sidewall spacers including the second nitride layer 132 and the capacitor insulating layer 220.
도 2g를 참조하면, 상술한 단계에서 패터닝한 제 3 감광막(144)을 마스크로 사용하여 캐패시터 절연막(220) 및 제 2 질화막(132)으로 이루어지는 사이드월 스페이서를 실리콘 기판(110)의 표면으로부터 소정 깊이(예를 들어, 0.08∼0.14μm의 깊이 범위) 까지 제거한다. 그 결과, 실리콘 기판(110)의 표면 부근의 트랜치 내벽이 외부로 노출된다.Referring to FIG. 2G, a sidewall spacer made of the capacitor insulating film 220 and the second nitride film 132 is formed from the surface of the silicon substrate 110 by using the third photosensitive film 144 patterned in the above-described step as a mask. Remove to depth (eg depth range from 0.08 to 0.14 μm). As a result, the trench inner wall near the surface of the silicon substrate 110 is exposed to the outside.
상술한 공정에 의해서 노출된 트랜치 내벽에 이온 주입법(ion implant)으로 비소(As), 인(P) 등의 불순물을 주입하므로써, 스트랩(240)을 형성한다. 이와 같이 형성된 스트랩(240)은 후속하는 공정에서 형성되는 MOS 트랜지스터의 드레인 전극이나 소오스 전극으로 사용되는 활성 영역과 전기적 접속을 이룰 것이다.The strap 240 is formed by implanting impurities such as arsenic (As), phosphorus (P) and the like into the trench inner wall exposed by the above-described process by ion implantation. The strap 240 thus formed will make electrical connection with the active region used as the drain electrode or source electrode of the MOS transistor formed in a subsequent process.
스트랩(240)이 형성되고 나면, 화학적 기상 증착법 또는 물리적 기상 증착법을 사용하여 트렌치 내부에 폴리 실리콘 등을 매립하여 제 2 내부 전극(232)을 형성한다. 그리고, 식각 공정을 사용하여 제 2 내부 전극(232)을 실리콘 기판(110)의 표면으로부터 소정 깊이, 예를 들어, 실리콘 기판(110)의 표면으로부터 0.04∼0.07μm 정도의 깊이까지 제거한다.After the strap 240 is formed, the second internal electrode 232 is formed by embedding polysilicon into the trench using chemical vapor deposition or physical vapor deposition. The second internal electrode 232 is removed from the surface of the silicon substrate 110 to a depth of about 0.04 to 0.07 μm from the surface of the silicon substrate 110 by using an etching process.
도 2h를 참조하면, 상술한 공정에 의해서 제 2 내부 전극(232)까지 형성된 웨이퍼의 상부 전면에 포토레지스트를 적층하여 제 4 감광막(146)을 형성하고, 통상적인 포토리쏘그래피 공정에 의해서 제 4 감광막을 소정 형상으로 패터닝한다. 이때, 제 4 감광막(146)에 형성한 패턴, 즉, 제 4 감광막(146)이 제거되는 부분은 제 2 내부 전극(232)의 일부 및 트렌치의 양측에 형성된 스트랩(240)중의 일측을 포함할 것이며, 이는 후속하는 공정에서 소자 분리막이 형성될 부분이다.Referring to FIG. 2H, a fourth photosensitive film 146 is formed by stacking photoresist on the entire upper surface of the wafer formed up to the second internal electrode 232 by the above-described process, and by the conventional photolithography process. The photosensitive film is patterned into a predetermined shape. In this case, the pattern formed on the fourth photoresist layer 146, that is, the portion where the fourth photoresist layer 146 is removed may include a portion of the second internal electrode 232 and one side of the strap 240 formed on both sides of the trench. This is the part where the device isolation film will be formed in a subsequent process.
도 2i를 참조하면, 상술한 공정에 의해서 소정 형상으로 패터닝된 제 4 감광막(146)을 마스크로 사용하여, 제 4 감광막(146)이 제거된 부분에 위치한 제 1 질화막(130), 제 1 산화막(120), 제 2 내부 전극(232), 스트랩(240), 사이드월 스페이서(즉, 제 2 질화막(132) 및 캐패시터 절연막(220)으로 이루어진) 및 실리콘 기판(110)의 일부를 실리콘 기판의 표면으로부터 소정 깊이, 예를 들어, 실리콘 기판의 표면으로부터 0.2∼0.25μm 정도의 깊이까지 제거한다. 이때, 상술한 식각 공정에 의해서 제거된 부분은 후속하는 공정에서 소자 분리막이 형성될 부분이 된다. 또한, 상술한 식각 공정에 의해서 소자 분리막이 형성될 부분에 위치한 스트랩(240)은 완전히 제거되며, 그에 따라 이웃하는 소자 사이에서 기생 트랜지스터가 발생되는 것을 방지할 수 있을 것이다. 이후, 통상의 포토레지스터(PR) 스트리핑 공정을 사용하여, 제 4 감광막(146)을 제거한다.Referring to FIG. 2I, the first nitride film 130 and the first oxide film positioned at the portion where the fourth photosensitive film 146 is removed using the fourth photosensitive film 146 patterned into a predetermined shape by the above-described process as a mask. 120, the second internal electrode 232, the strap 240, the sidewall spacers (ie, the second nitride film 132 and the capacitor insulating film 220) and a portion of the silicon substrate 110 may be formed on the silicon substrate. It is removed from the surface to a predetermined depth, for example, to a depth of about 0.2 to 0.25 μm from the surface of the silicon substrate. In this case, the portion removed by the above-described etching process becomes a portion where the device isolation layer is to be formed in a subsequent process. In addition, the strap 240 positioned at the portion where the device isolation layer is to be formed by the above-described etching process is completely removed, thereby preventing parasitic transistors from being generated between neighboring devices. Thereafter, the fourth photoresist film 146 is removed using a conventional photoresist (PR) stripping process.
제 4 감광막(146)이 제거되고 나면, 산화 공정, 열산화 공정 또는 화학적 기상 증착법 등에 의해서 소정 두께의 산화막을 형성하여 상술한 식각 공정에 의해서 제거된 부분, 즉, 소자 분리막이 형성될 부분에 소자 분리막(150)을 형성한다. 이때, 산화막의 두께는 소자 분리막(150)이 형성될 부분의 기저면으로부터 실리콘 기판(110)의 표면까지를 매립할 정도로 충분히 두꺼워야만 한다.After the fourth photoresist film 146 is removed, an oxide film having a predetermined thickness is formed by an oxidation process, a thermal oxidation process, or a chemical vapor deposition method, and the element is removed at the portion to be removed by the above-described etching process, that is, the portion where the device isolation film is to be formed. The separator 150 is formed. In this case, the thickness of the oxide film should be thick enough to fill the surface of the silicon substrate 110 from the bottom surface of the portion where the device isolation layer 150 is to be formed.
이후, 화학적 기계 연마법을 사용해서 실리콘 기판(110)의 상부에 형성되어 있는 제 1 질화막(130), 제 1 산화막(120) 소자 분리막(180)의 형성시 제 1 질화막(130)의 상부에 적층된 산화막 등을 제거한다.Subsequently, the first nitride film 130 and the first oxide film 120 formed on the silicon substrate 110 are formed on the upper surface of the first nitride film 130 by using chemical mechanical polishing. The stacked oxide film and the like are removed.
본 실시예에 따라 상술한 과정으로 형성되는 트렌치 캐패시터는 이후, 도 2i에 도시된 바와 같이 게이트 전극(330), 활성 영역(310), 게이트 산화막(320)을 포함하는 MOS 트랜지스터와 전기적으로 접속된다. 즉, MOS 트랜지스터의 소스 전극, 또는 드레인 전극으로 사용되는 활성 영역(310)과 트렌치 캐패시터의 내부 전극(230, 232)이 스트랩(240)을 통해서 전기적으로 접속된다.The trench capacitor formed by the above-described process according to the present embodiment is then electrically connected to the MOS transistor including the gate electrode 330, the active region 310, and the gate oxide layer 320 as shown in FIG. 2I. . That is, the active region 310 used as the source electrode or the drain electrode of the MOS transistor and the internal electrodes 230 and 232 of the trench capacitor are electrically connected through the strap 240.
이상, 상술한 본 발명에 따르면 캐패시터 절연막을 연장시켜, 그 연장된 캐패시터 절연막과 별도로 형성한 질화막의 복층 구조로 사이드월 스페이서로 형성함으로써, 기생 트랜지스터가 발생되는 것을 방지하고, 이웃하는 단위 셀에 구비되는 MOS 트랜지스터와의 사이에 위치한 스트랩을 제거한 후 소자 분리막에 의해서 이웃하는 셀과 절연시킴으로써, 트랜지스터의 신뢰성을 증진시킬 수 있는 효과가 있다.As described above, according to the present invention, the capacitor insulating film is extended to form sidewall spacers in a multilayer structure of the nitride film formed separately from the extended capacitor insulating film, thereby preventing parasitic transistors from being generated and being provided in neighboring unit cells. By removing the strap located between the MOS transistors and isolating the neighboring cells by the device isolation layer, there is an effect that can improve the reliability of the transistor.
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