KR100280458B1

KR100280458B1 - Semiconductor memory cell

Info

Publication number: KR100280458B1
Application number: KR1019980011056A
Authority: KR
Inventors: 송윤
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-03-30
Filing date: 1998-03-30
Publication date: 2001-02-01
Also published as: KR19990076259A

Abstract

본 발명은 반도체 메모리셀에 관한 것으로, 종래 반도체 메모리셀은 캐패시터에 충전되는 전하량이 작아 이를 센싱하는 센스앰프의 동작마진 확보가 용이하지 않은 문제점과 아울러 리프레쉬 동작마진 확보가 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 동일한 워드라인 신호에 따라 도통제어되며, 각 드레인이 비트라인과 반전비트라인에 각각 접속된 두 엔모스 트랜지스터와; 상기 두 엔모스 트랜지스터의 소스를 연결하는 캐패시터로 구성하여 캐패시터에 저장되는 전압이 전원전압 값 또는 음의 전원전압 값이 되도록 함으로써 센스앰프와 리프레쉬 동작마진을 확보하는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory cell. In the related art, a conventional semiconductor memory cell has a problem that it is not easy to secure an operating margin of a sense amplifier sensing a small amount of charge charged in a capacitor, and that it is not easy to secure a refresh operation margin. In view of the above problems, the present invention provides two NMOS transistors whose conduction control is performed according to the same word line signal, each drain being connected to a bit line and an inverting bit line, respectively; By configuring the capacitors connecting the sources of the two NMOS transistors so that the voltage stored in the capacitor becomes a power supply voltage value or a negative power supply voltage value, it is effective to secure the sense amplifier and the refresh operation margin.

Description

반도체 메모리셀{SEMICONDUCTOR MEMORY CELL}Semiconductor Memory Cells {SEMICONDUCTOR MEMORY CELL}

본 발명은 반도체 메모리셀에 관한 것으로, 특히 두 개의 모스 트랜지스터와 하나의 캐패시터를 메모리셀로 사용함으로써, 낮은 전원전압에서 리프레쉬 동작이나 센스앰프의 마진을 확보하는데 적당하도록 한 반도체 메모리셀에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory cell, and more particularly, to a semiconductor memory cell suitable for securing a refresh operation or a margin of a sense amplifier at low power supply voltage by using two MOS transistors and one capacitor as a memory cell.

일반적으로, 반도체 메모리인 디램(dynamic random access memory)은 워드라인에 게이트가 접속되고, 그 드레인이 비트라인에 접속되는 엔모스 트랜지스터와 그 엔모스 트랜지스터의 소스와 접지사이에 접속된 캐패시터를 사용하여 비트라인을 통해 인가되는 데이터를 저장하고, 출력요구가 있을 때 다시 비트라인을 통해 데이터를 출력하는 메모리셀의 구조를 갖고 있으며, 이와 같은 종래 반도체 메모리셀을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Generally, dynamic random access memory (DRAM), which is a semiconductor memory, uses an NMOS transistor having a gate connected to a word line and a drain thereof connected to a bit line, and a capacitor connected between a source and ground of the NMOS transistor. It has a structure of a memory cell that stores the data applied through the bit line, and outputs the data through the bit line when there is an output request, and will be described in detail with reference to the accompanying drawings, such a conventional semiconductor memory cell Same as

도1은 종래 반도체 메모리셀의 회로도로서, 이에 도시한 바와 같이 각각의 게이트가 워드라인(WL0),(WL1)에 접속되며, 각각의 드레인이 비트라인(BL)과 반전비트라인(/BL)에 접속된 엔모스 트랜지스터(NM1),(NM2)와; 상기 엔모스 트랜지스터(NM1),(NM2) 각각의 소스에 일측이 접속되며, 타측은 가상접지라인(VBLP)에 공통접속된 캐패시터(C1),(C2)로 구성되며, 상기 비트라인(BL)과 반전비트라인(/BL)을 통해 출력되는 데이터를 증폭하여 출력하며, 외부로부터 입력되는 데이터를 증폭하여 비트라인(BL)과 반전비트라인(/BL)을 통해 상기 캐패시터(C1),(C2)에 저장하는 센스앰프(S/A)를 포함한다.1 is a circuit diagram of a conventional semiconductor memory cell, in which respective gates are connected to word lines WL0 and WL1, and drains thereof are bit lines BL and inverted bit lines / BL. NMOS transistors NM1 and NM2 connected to each other; One side is connected to the source of each of the NMOS transistors NM1 and NM2, and the other side is formed of capacitors C1 and C2 commonly connected to the virtual ground line VBLP, and the bit line BL. And amplifies and outputs the data output through the inverting bit line / BL, and amplifies the data input from the outside, and the capacitors C1 and C2 through the bit line BL and the inverting bit line / BL. It includes a sense amplifier (S / A) to be stored in).

이하, 상기와 같이 구성된 종래 반도체 메모리셀의 동작을 설명한다.Hereinafter, the operation of the conventional semiconductor memory cell constructed as described above will be described.

먼저, 메모리에 소정의 데이터를 저장하는 쓰기 동작에서 외부의 어드레스신호를 인가 받아 디코딩하는 워드라인디코더(도면 미도시)에 의해서 특정 워드라인(WL0)에 고전위의 워드라인 신호가 인가되며, 이때의 비트라인(BL)과 반전비트라인(/BL)의 상태는 모두 전원전압의 반에 해당하는 전압으로 프리차지 되어 있다.First, a high potential word line signal is applied to a specific word line WL0 by a word line decoder (not shown) that receives and decodes an external address signal in a write operation for storing predetermined data in a memory. The state of the bit line BL and the inverting bit line / BL is precharged to a voltage corresponding to half of the power supply voltage.

그 다음, 상기 특정 워드라인(WL0)을 통해 고전위의 워드라인 신호를 인가 받은 모스 트랜지스터(NM1)는 도통되며, 외부의 데이터가 센스앰프(S/A)를 통해 증폭되어 모스 트랜지스터(NM1)를 통해 캐패시터(C1)에 저장된다. 이때 상기 캐패시터(C1)의 타측은 전원전압의 반값인 가상접지라인(VBLP)에 접속되어 있는 상태이며, 이로 인해 상기 비트라인(BL)을 통해 인가되는 데이터가 고전위인 전원전압 값인 경우 캐패시터(C1)에 충전되는 전압은 전원전압과 상기 가상접지전압의 차인전원전압이 된다.Next, the MOS transistor NM1 applied with the high potential word line signal through the specific word line WL0 is turned on, and external data is amplified through the sense amplifier S / A, and the MOS transistor NM1 is applied. It is stored in the capacitor (C1) through. In this case, the other side of the capacitor C1 is connected to the virtual ground line VBLP, which is half of the power supply voltage. Therefore, when the data applied through the bit line BL is a high potential power supply voltage, the capacitor C1 ) Is the difference between the power supply voltage and the virtual ground voltage It becomes the power supply voltage.

또한 읽기 동작에서는 상기 비트라인(BL)과 반전비트라인(/BL)이 프리차지된 상태에서 워드라인(WL0)을 통해 고전위의 워드라인신호를 입력받은 엔모스 트랜지스터(NM1)가 도통되어 캐패시터(C1)에 저장된 전하가 비트라인(BL)을 통해 출력되며, 센스앰프(S/A)는 상기 비트라인(BL)과 반전비트라인(/BL)의 전위차를 증폭하여 데이터를 출력하게 된다.In the read operation, the NMOS transistor NM1 receiving the high potential word line signal through the word line WL0 is turned on while the bit line BL and the inverting bit line / BL are precharged. The charge stored in C1 is output through the bit line BL, and the sense amplifier S / A outputs data by amplifying the potential difference between the bit line BL and the inverting bit line / BL.

이와 같은 과정에서 상기 캐패시터(C1)에 저장되는 전하량이 작아 센스앰프(S/A)의 동작 마진의 확보가 어려우며, 캐패시터(C1)에 충전된 전하가 자연적으로 누설되어 이를 보상하기 위한 리프레쉬 동작의 마진 확보가 어렵게 된다.In this process, the amount of charge stored in the capacitor C1 is small, making it difficult to secure an operating margin of the sense amplifier S / A, and the charge charged in the capacitor C1 naturally leaks to compensate for this. It will be difficult to secure margins.

상기한 바와 같이 종래 반도체 메모리셀은 데이터 저장의 주체인 캐패시터의 일측을 전원전압의 반에 해당하는 전압이 인가되는 가상접지라인에 접속하고, 타측은 비트라인을 통해 인가되는 고전위 또는 저전위의 값을 인가 받아 저장하도록 구성하여 캐패시터에 충전되는 전하량이 작아 이를 센싱하는 센스앰프의 동작마진 확보가 용이하지 않은 문제점과 아울러 리프레쉬 동작마진 확보가 용이하지 않은 문제점이 있었다.As described above, a conventional semiconductor memory cell connects one side of a capacitor, which is a main body of data storage, to a virtual ground line to which a voltage corresponding to half of a power supply voltage is applied, and the other side of the high potential or low potential to be applied through a bit line. It is configured to receive and store a value, and there is a problem that it is not easy to secure an operating margin of a sense amplifier sensing a small amount of charge charged in the capacitor, and that it is not easy to secure a refresh operation margin.

이와 같은 문제점을 감안한 본 발명은 메모리셀을 구성하는 캐패시터에 충전되는 전하량을 증가시킨 반도체 메모리셀을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a semiconductor memory cell having an increased amount of charge charged in a capacitor constituting the memory cell.

도1은 종래 반도체 메모리셀의 회로도.1 is a circuit diagram of a conventional semiconductor memory cell.

도2는 본 발명 반도체 메모리셀의 회로도.2 is a circuit diagram of a semiconductor memory cell of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

NM1~NM4:엔모스 트랜지스터 C1,C2:캐패시터NM1 to NM4: NMOS transistors C1 and C2: Capacitor

S/A:센스앰프S / A: Sense Amplifier

상기와 같은 목적은 동일한 워드라인 신호에 따라 도통제어되며, 각 드레인이 비트라인과 반전비트라인에 각각 접속된 두 엔모스 트랜지스터와; 상기 두 엔모스 트랜지스터의 소스를 연결하는 캐패시터로 구성하여 캐패시터에 저장되는 전압이 전원전압 값 또는 음의 전원전압 값이 되도록 함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is the conduction control in accordance with the same word line signal, two NMOS transistors each drain is connected to the bit line and inverting bit line, respectively; It is achieved by configuring a capacitor connecting the sources of the two NMOS transistors so that the voltage stored in the capacitor becomes a power supply voltage value or a negative power supply voltage value. The present invention will be described in detail with reference to the accompanying drawings. As follows.

도2는 본 발명 반도체 메모리셀의 회로도로서, 이에 도시한 바와 같이 특정 워드라인(WL0)을 통해 인가되는 워드라인신호에 따라 도통제어되며, 각각의 드레인이 비트라인(BL)과 반전비트라인(/BL)에 접속된 엔모스 트랜지스터(NM1),(NM2)와; 상기 엔모스 트랜지스터(NM1),(NM2) 각각의 소스사이에 접속된 캐패시터(C1)를 하나의 셀로하여 다른 워드라인(WL1)을 통해 인가되는 워드라인신호에 따라 각 셀이 구동되도록 구성한다.FIG. 2 is a circuit diagram of a semiconductor memory cell of the present invention. As shown in FIG. 2, conduction control is performed according to a word line signal applied through a specific word line WL0, and each drain is connected to a bit line BL and an inverted bit line. NMOS transistors NM1 and NM2 connected to / BL); Each cell is driven according to a word line signal applied through another word line WL1 using the capacitor C1 connected between the sources of the NMOS transistors NM1 and NM2 as one cell.

이때에도 종래와 동일하게 비트라인(BL)과 반전비트라인(/BL)의 전위차를 증폭하여 출력하는 센스앰프(S/A)를 구비한다.Also in this case, a sense amplifier S / A for amplifying and outputting a potential difference between the bit line BL and the inverted bit line / BL is provided.

이하, 상기와 같이 구성된 본 발명 반도체 메모리셀의 동작을 설명하면 다음과 같다.Hereinafter, the operation of the semiconductor memory cell of the present invention configured as described above will be described.

먼저, 반도체 메모리의 쓰기 동작시에 비트라인(BL)과 반전비트라인(/BL)이 동일한 값으로 프리차지된 상태에서 어드레스신호에 의해 선택된 특정 워드라인(WL0)에 고전위 워드라인신호가 인가되면, 모스 트랜지스터(NM1),(NM2)가 도통되며, 이때의 비트라인(BL)에 인가되는 데이터를 캐패시터(C1)에 저장하게 된다.First, a high potential word line signal is applied to a specific word line WL0 selected by an address signal while the bit line BL and the inverting bit line / BL are precharged to the same value during a write operation of the semiconductor memory. In this case, the MOS transistors NM1 and NM2 are turned on, and the data applied to the bit line BL at this time is stored in the capacitor C1.

만일, 센스앰프(S/A)를 통해 캐패시터(C1)에 저장할 데이터가 고전위인 경우에는 상기 비트라인(BL)에는 전원전압이 인가되고, 반전비트라인(/BL)에는 접지전압이 인가되어, 캐패시터(C1)에는 비트라인(BL)에 접속된 측이 양의 값을 갖도록 전원전압 값이 저장된다.If the data to be stored in the capacitor C1 through the sense amplifier S / A has a high potential, a power supply voltage is applied to the bit line BL, and a ground voltage is applied to the inverting bit line / BL. The capacitor C1 stores a power supply voltage value such that the side connected to the bit line BL has a positive value.

또한, 저장할 데이터가 저전위인 경우에는 반전비트라인(/BL)에 전원전압이 인가되고, 비트라인(BL)에는 접지전압이 인가되어 상기 캐패시터(C1)에는 음의 전원전압이 저장된다. 즉, 반전비트라인(/BL)에 접속된 측이 양의 값을 가지므로, 비트라인(BL)과 접속된 측은 상대적으로 음의 전원전압 값이 저장된 것과 동일하게 된다.When the data to be stored has a low potential, a power supply voltage is applied to the inverting bit line / BL, a ground voltage is applied to the bit line BL, and a negative power supply voltage is stored in the capacitor C1. That is, since the side connected to the inverting bit line / BL has a positive value, the side connected to the bit line BL becomes relatively the same as that in which the negative power supply voltage value is stored.

그 다음, 반도체 메모리의 읽기동작에서는 상기 비트라인 (BL)과 반전비트라인(/BL)이 전원전압의 반값으로 프리차지된 후, 특정 워드라인(WL0)을 통해 고전위의 워드라인 신호가 인가되어 엔모스 트랜지스터(NM1),(NM2)를 도통시킨다.Next, in the read operation of the semiconductor memory, the bit line BL and the inverting bit line / BL are precharged to the half value of the power supply voltage, and a high potential word line signal is applied through a specific word line WL0. Thus, the NMOS transistors NM1 and NM2 are conducted.

이와 같이 엔모스 트랜지스터(NM1),(NM2)가 도통되면 캐패시터(C1)에 저장된 전하가 비트라인(BL) 또는 반전비트라인(/BL)을 통해 출력되며, 이는 센스앰프(S/A)에서 센싱되어 출력된다.As such, when the NMOS transistors NM1 and NM2 are turned on, the charge stored in the capacitor C1 is output through the bit line BL or the inverting bit line / BL, which is generated by the sense amplifier S / A. It is sensed and output.

즉, 캐패시터(C1)에 고전위의 데이터가 저장되어 있는 경우, 비트라인(BL)이 전원전압 값과 프리차지전압이 가산된 전위가 되며, 반전비트라인(/BL)은 프리차지전압의 전위가 되어 비트라인(BL)의 전위가 반전비트라인(/BL)의 전위보다 전원전압값만큼 높게 되고, 센스앰프(S/A)에서는 이 차를 센싱하여 출력하며, 저전위 데이터가 저장되어 있는 경우에는 상기 반전비트라인(/BL)의 전위가 비트라인(BL)의 전위보다 전원전압값만큼 높게 되며 이 차는 센스앰프(S/A)를 통해 센싱된다.That is, when high potential data is stored in the capacitor C1, the bit line BL becomes a potential to which the power supply voltage value and the precharge voltage are added, and the inverting bit line / BL corresponds to the potential of the precharge voltage. The potential of the bit line BL is higher than the potential of the inverting bit line / BL by the power supply voltage value, and the sense amplifier S / A senses the difference and outputs the low potential data. In this case, the potential of the inverting bit line / BL is higher than the potential of the bit line BL by a power supply voltage value, and the difference is sensed through the sense amplifier S / A.

상기한 바와 같이 본 발명 반도체 메모리셀은 동일한 워드라인에 인가되는 워드라인신호에 따라 도통제어되는 두 엔모스 트랜지스터를 통해 캐패시터 양단이 비트라인과 반전비트라인에 접속되도록 하여, 캐패시터에 저장되는 전압을 양의 전원전압 또는 음의 전원전압값으로 함으로써, 센스앰프와 리프레쉬 동작마진을 확보하는 효과가 있다.As described above, in the semiconductor memory cell of the present invention, both ends of the capacitor are connected to the bit line and the inverting bit line through two NMOS transistors which are electrically controlled according to the word line signal applied to the same word line. By setting a positive power supply voltage or a negative power supply voltage value, there is an effect of securing a sense amplifier and a refresh operation margin.

Claims

동일한 워드라인 신호에 따라 도통제어되며, 드레인이 비트라인과 반전비트라인에 각각 접속된 두 엔모스 트랜지스터와; 상기 두 엔모스 트랜지스터의 소스에 두 전극이 각각 접속된 캐패시터로 구성하여 된 것을 특징으로 하는 반도체 메모리셀.Two NMOS transistors whose conduction is controlled according to the same word line signal and whose drains are respectively connected to bit lines and inverting bit lines; And a capacitor having two electrodes connected to the sources of the two NMOS transistors, respectively.