KR100275112B1 - 고속감지증폭기 - Google Patents
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Abstract
본 발명은 고속 동작을 요하는 제품에 유용하게 적용가능한 고속 동작을 위한 감지증폭기를 제공하고자 하는 것으로, 이를 위해 본 발명은 제1 센스인에이블신호에 의해 인에이블 및 디스에이블되고, 정입력신호 및 부입력신호를 각각 감지 및 증폭하여 서로 상보적인 제1 신호와 제2 신호를 출력하는 감지증폭부; 제2 센스인에이블신호에 의해 인에이블 및 디스에이블되고, 제1 풀업 소자와 제1 풀다운 소자를 구비하여 상기 제1 신호를 반전 증폭시키되, 상기 제1 풀업 소자의 사이즈가 상기 제1 풀다운 소자 보다 상대적으로 큰 제1 반전 및 버퍼링부; 상기 제2 센스인에이블신호에 의해 인에이블 및 디스에이블되고, 제2 풀업 소자 및 제2 풀다운 소자를 구비하여 상기 제2 신호를 반전 증폭시키되, 상기 제2 풀다운 소자의 사이즈가 상기 제2 풀업 소자 보다 상대적으로 큰 제2 반전 및 버퍼링부; 상기 제1 반전 및 버퍼링부로부터의 논리 '하이' 신호와 상기 제2 반전 및 버퍼링부로부터의 논리 '로우' 신호를 각각 전달하는 신호전달부; 및 상기 신호전달부로부터 전달된 신호를 버퍼링하여 외부로 출력하는 출력부를 포함하여 이루어진다.
Description
본 발명은 반도체 메모리 소자의 감지증폭기에 관한 것으로, 특히 고속 동작을 위한 감지증폭기에 관한 것이다.
잘 알려진 바와 같이, 반도체 메모리 소자의 감지증폭기는 메모리 소자의 라이트(write) 구동시 메모리 셀로부터의 데이터를 비트라인 및 데이터 버스를 통해 입력받아 증폭한 후 출력버퍼를 통해 외부로 출력하도록 한다.
도 1은 종래기술에 따른 감지증폭기 회로도로서, 3개의 제1, 제2 및 제3 전류미러형 감지증폭부(10, 20, 30)와 출력부(40)로 구성되어 있음을 알 수 있다.
도 1을 참조하면, 제1 전류미러형 감지증폭부(10)는 정입력신호(sai)와 부입력신호(saib)가 각각 게이트에 인가되는 감지증폭용 제1 및 제2 NMOS트랜지스터(11, 12)와, 상기 제1 및 제2 NMOS 트랜지스터(11, 12)의 드레인과 전원전압 사이에 연결된 전류미러용 제1 및 제2 PMOS 트랜지스터(13, 14)와, 게이트에는 제1 센스인에이블신호(pse1i)가 인가되며, 상기 제1 및 제2 NMOS 트랜지스터(11, 12)의 공통 접속된 소스와 접지사이에 연결되어 전류 소스로 작용하는 제3 NMOS 트랜지스터(15)를 포함한다. 제1 전류미러형 감지증폭부(10)의 출력신호(sa1o-old)는 상기 제2 NMOS 트랜지스터(12)와 상기 제2 PMOS 트랜지스터(14)의 공통 드레인단으로부터 출력된다.
유사하게, 제2 전류미러형 감지증폭부(20)는 부입력신호(saib)와 정입력신호(sai)가 각각 게이트에 인가되는 감지증폭용 제4 및 제5 NMOS 트랜지스터(21, 22)와, 상기 제4 및 제5 NMOS 트랜지스터(21, 22)의 드레인과 전원전압 사이에 연결된 전류미러용 제3 및 제4 PMOS 트랜지스터(21, 22)와, 게이트에는 상기 제1 센스인에이블신호(pse1i)가 인가되며, 상기 제4 및 제5 NMOS 트랜지스터(21, 22)의 공통 접속된 소스와 접지사이에 연결되어 전류 소스로 작용하는 제6 NMOS 트랜지스터(25)를 포함한다. 제2 전류미러형 감지증폭부(20)의 출력신호(sa1ob-old)는 상기 제5 NMOS 트랜지스터(22)와 상기 제4 PMOS 트랜지스터(24)의 공통 드레인단으로부터 출력된다.
유사하게, 제3 전류미러형 감지증폭부(20)는 제2 전류미러형 감지증폭부(20)의 출력신호(sa1ob-old)와 제1 전류미러형 감지증폭부(10)의 출력신호(sa1o-old)를 각각 게이트에 인가되는 감지증폭용 제7 및 제8 NMOS 트랜지스터(31, 32)와, 상기 제7 및 제8 NMOS 트랜지스터(31, 32)의 드레인과 전원전압 사이에 연결된 전류미러용 제5 및 제6 PMOS 트랜지스터(33, 34)와, 게이트에는 제2 센스인에이블신호(pse2i)가 인가되며 상기 제7 및 제8 NMOS 트랜지스터(33, 34)의 공통 접속된 소스와 접지사이에 연결되어 전류 소스로 작용하는 제9 NMOS 트랜지스터(35)를 포함한다. 제3 전류미러형 감지증폭부(30)의 출력신호(sa2ob-old)는 상기 제8 NMOS 트랜지스터(32)와 상기 제6 PMOS 트랜지스터(34)의 공통 드레인단으로부터 출력된다.
출력부(40)는 제3 전류미러형 감지증폭부(30)의 출력신호(sa2ob-old)를 비반전 버퍼링하여 최종 출력신호(sa3ob-old)를 출력하는 제1 및 제2 인버터(41, 42)와, 역시 제3 전류미러형 감지증폭부(30)의 출력신호(sa2ob-old)를 반전 버퍼링하여 최종 출력신호(sa3o-old)를 출력하는 제3 내지 제5 인버터(43, 44, 45)를 포함한다. 제1 및 제5 인버터는 제어신호(psoi, psoib)에 의해 제어받는 인에이블 또는 디스에이블된다.
상기와 같은 구조를 갖는 종래의 전류미러형 감지증폭기의 동작을 간단히 살펴보면, 먼저 제1 및 제2 전류미러형 감지증폭부(10, 20)가 제1 센스인에이블신호(pse1i)에 의해 인에이블되어 정 및 부입력신호(sai, saib)를 1차 감지증폭하고, 이어서 제2 센스인에이블신호(pse2i)에 의해 제3 전류미러형 감지증폭부(30)가 인에이블되어 제1 및 제2 전류미러형 감지증폭부(10, 20)의 출력신호(sa1o-old, sa1ob-old)를 2차 감지증폭한 다음, 출력부(40)를 통해 최종 출력신호(sa3o-old, sa3ob-old)를 출력한다.
그러나, 이와 같은 종래의 감지증폭기는 고속화를 요하는 제품에서 필요한 만큼의 센싱 속도를 가지고 있지 않아 더욱 고속 동작을 요하는 감지증폭기가 요구되고 있는 실정이다.
따라서, 본 발명은 상기와 같은 제반 요구 사항에 의해 안출된 것으로서, 고속 동작을 요하는 제품에 유용하게 적용가능한 고속 동작을 위한 감지증폭기를 제공함을 그 목적으로 한다.
도 1은 종래의 반도체 메모리 소자의 감지증폭기의 회로도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 감지증폭기의 회로도.
도 3은 각 입력 및 제어신호에 대한 도 1과 도 2의 출력 결과를 나타내는 파형도.
도 4는 도 3의 "A" 지점에서 도 1과 도 2의 출력 결과를 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 감지증폭부 200 : 제1 반전 및 버퍼링부
300 : 제 반전 및 버퍼링부 400 : 신호전달부
500 : 출력부
상기 목적을 달성하기 위하여 본 발명은, 제1 센스인에이블신호에 의해 인에이블 및 디스에이블되고, 정입력신호 및 부입력신호를 각각 감지 및 증폭하여 서로 상보적인 제1 신호와 제2 신호를 출력하는 감지증폭부; 제2 센스인에이블신호에 의해 인에이블 및 디스에이블되고, 제1 풀업 소자와 제1 풀다운 소자를 구비하여 상기 제1 신호를 반전 증폭시키되, 상기 제1 풀업 소자의 사이즈가 상기 제1 풀다운 소자 보다 상대적으로 큰 제1 반전 및 버퍼링부; 상기 제2 센스인에이블신호에 의해 인에이블 및 디스에이블되고, 제2 풀업 소자 및 제2 풀다운 소자를 구비하여 상기 제2 신호를 반전 증폭시키되, 상기 제2 풀다운 소자의 사이즈가 상기 제2 풀업 소자 보다 상대적으로 큰 제2 반전 및 버퍼링부; 상기 제1 반전 및 버퍼링부로부터의 논리 '하이' 신호와 상기 제2 반전 및 버퍼링부로부터의 논리 '로우' 신호를 각각 전달하는 신호전달부; 및 상기 신호전달부로부터 전달된 신호를 버퍼링하여 외부로 출력하는 출력부를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 감지증폭기를 나타낸다. 도 2에 도시된 바와 같이, 본 실시예에 따른 감지증폭기는 감지증폭부(100)와, 제1 및 제2 반전 및 버퍼링부(200, 300), 신호전달부(400), 및 출력부(500)로 이루어진다.
감지증폭부(100)는 커런트 미러형 감지증폭기로서, 제1 센스인에이블신호(pse1i)에 의해 인에이블 및 디스에이블되고, 정입력신호(sai) 및 부입력신호(saib)를 각각 감지 및 증폭하여 서로 상보적인 제1 신호(sa1o)와 제2 신호(sa1ob)를 각각 출력한다.
제1 반전 및 버퍼링부(200)는 제2 센스인에이블신호(pse2i)를 게이트로 입력받고 소스가 접지단에 접속된 NMOS 트랜지스터(201)와, 상기 제1 신호(sa1o)를 게이트로 입력받고 소스가 상기 NMOS 트랜지스터(201)의 드레인에 접속되는 풀다운 소자용 NMOS 트랜지스터(203), 및 상기 제1 신호(sa1o)를 게이트로 입력받고 소스가 전원전압단에 접속되며 드레인이 상기 NMOS 트랜지스터(203)의 드레인에 접속된 풀업 소자용 PMOS 트랜지스터(202)를 포함하여, 상기 제2 센스인에이블신호(pse2i)에 의해 인에이블 및 디스에이블되고, 상기 제1 신호(sa1o)를 반전 증폭시키되, 상기 풀업 소자(202)의 사이즈가 상기 풀다운 소자(201) 보다 상대적으로 커서 제2 반전 및 버퍼링부(300)에 비해 상대적으로 큰 '하이' 신호를 출력한다.
상기 제2 센스인에이블신호는 상기 제1 센스인에이블신호보다 소정시간 지연된 지연신호이다.
제2 반전 및 버퍼링부(300)는 상기 제2 센스인에이블신호(pse2i)를 게이트로 입력받고 소스가 접지단에 접속된 NMOS 트랜지스터(301)와, 상기 제2 신호(sa1ob)를 게이트로 입력받고 소스가 상기 NMOS 트랜지스터(301)의 드레인에 접속되는 풀다운 소자용 NMOS 트랜지스터(303), 및 상기 제2 신호(sa1ob)를 게이트로 입력받고 소스가 전원전압단에 접속되며 드레인이 상기 제2 NMOS 트랜지스터의 드레인에 접속된 풀업 소자용 PMOS 트랜지스터(302)를 포함하여, 상기 제2 센스인에이블신호(pse2i)에 의해 인에이블 및 디스에이블되고, 상기 제2 신호(sa1ob)를 반전 증폭시키되, 상기 풀다운 소자(301)의 사이즈가 상기 풀업 소자(302) 보다 상대적으로 커서 제1 반전 및 버퍼링부(200)에 비해 상대적으로 큰 '로우' 신호를 출력한다.
신호전달부(400)는 상기 제2 반전 및 버퍼링부(300)로부터의 출력신호를 인버터(403)에 의해 반전시켜 게이트로 입력받아 상기 제1 반전 및 버퍼링부(200)로부터의 논리 '하이' 신호를 출력부(500)로 전달하는 PMOS 트랜지스터(401), 및 상기 제1 반전 및 버퍼링부(200)로부터의 출력신호를 게이트로 입력받아 상기 제2 반전 및 버퍼링부(300)로부터의 논리 '로우' 신호를 상기 출력부로 전달하는 NMOS 트랜지스터(402)를 포함한다.
출력부(500)는 신호전달부(400)로부터의 출력신호(sa2o)를 비반전 버퍼링하여 최종 출력신호(sa3o)를 출력하는 제1 및 제2 인버터(501, 502)와, 역시 신호전달부(400)로부터의 출력신호(sa2o)를 반전 버퍼링하여 최종 출력신호(sa3ob)를 출력하는 제3 내지 제5 인버터(501, 502, 503)를 포함한다. 제2 및 제5 인버터는 제어신호(psoi, psoib)에 의해 제어받아 인에이블 또는 디스에이블된다.
도 3은 본 발명의 감지증폭기 회로를 실시했을 때 종래의 회로에서 응답 시간과 비교하여 도시한 타이밍도이다. 본 발명의 감지 증폭기 최종 출력 신호 sa3o 및 sa3ob 와 종래의 감지 증폭기 최종 출력 신호 sa3o_old 및 sa3ob_old를 비교하여 볼 수 있다. 도 3에서도 각 출력 신호의 응답 시간이 차별화되어 있음을 볼 수 있으나, 이를 더 확대하여 보면 명확해 질 것이다.
도 4는 도 3의 타이밍도중 각 감지 증폭기의 출력 신호가 나타나는 부분("A")을 확대하여 도시한 도면이다. 도면에서 볼 수 있듯이, 종래의 감지 증폭기 회로에는 최종 출력 신호를 감지하는데 173.5 ns가 소요됨을 알 수 있다. 그러나 본 발명의 감지 증폭기를 실시하므로 최종 출력 신호를 감지하는데 167.7 ns 내지 167.8 ns가 소요됨을 알 수 있다. 따라서 본 발명을 실시하므로 종래의 기술과 비교하여 지연 시간을 약 30% 까지 개선시킬 수 있어서 감지 속도를 향상시키고 전력 소모를 줄이게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 메모리 소자의 감지증폭기는, 전류미러형 감지증폭기를 이용하여 데이터버스 라인의 정데이타 및 부데이타를 일차적으로 차동증폭시키고, 이어 인버터형 증폭기를 통해 이차적으로 증폭시키므로써, 센싱속도를 향상시킬 수 있는 효과를 제공한다.
Claims (6)
- 제1 센스인에이블신호에 의해 인에이블 및 디스에이블되고, 정입력신호 및 부입력신호를 각각 감지 및 증폭하여 서로 상보적인 제1 신호와 제2 신호를 출력하는 감지증폭부;제2 센스인에이블신호에 의해 인에이블 및 디스에이블되고, 제1 풀업 소자와 제1 풀다운 소자를 구비하여 상기 제1 신호를 반전 증폭시키되, 상기 제1 풀업 소자의 사이즈가 상기 제1 풀다운 소자 보다 상대적으로 큰 제1 반전 및 버퍼링부;상기 제2 센스인에이블신호에 의해 인에이블 및 디스에이블되고, 제2 풀업 소자 및 제2 풀다운 소자를 구비하여 상기 제2 신호를 반전 증폭시키되, 상기 제2 풀다운 소자의 사이즈가 상기 제2 풀업 소자 보다 상대적으로 큰 제2 반전 및 버퍼링부;상기 제1 반전 및 버퍼링부로부터의 논리 '하이' 신호와 상기 제2 반전 및 버퍼링부로부터의 논리 '로우' 신호를 각각 전달하는 신호전달부; 및상기 신호전달부로부터 전달된 신호를 버퍼링하여 외부로 출력하는 출력부를 포함하여 이루어진 반도체 메모리 소자의 감지증폭기.
- 제1항에 있어서,상기 제2 센스인에이블신호는 상기 제1 센스인에이블신호보다 소정시간 지연된 지연신호인 것을 특징으로 하는 감지증폭기.
- 제1항에 있어서,상기 제1 감지증폭부는 커런트 미러형 감지증폭기를 포함하는 반도체 메모리 소자의 감지증폭기.
- 제1항에 있어서,제1 반전 및 버퍼링부는,상기 제2 센스인에이블신호를 게이트로 입력받고, 소스가 접지단에 접속된 제1 NMOS 트랜지스터;상기 제1 신호를 게이트로 입력받고, 소스가 상기 제1 NMOS 트랜지스터의 드레인에 접속되는 상기 제1 풀다운 소자용 제2 NMOS 트랜지스터;상기 제1 신호를 게이트로 입력받고, 소스가 전원전압단에 접속되며, 드레인이 상기 제2 NMOS 트랜지스터의 드레인에 접속된 상기 제1 풀업 소자용 PMOS 트랜지스터를 포함하는 감지증폭기.
- 제1항에 있어서,제2 반전 및 버퍼링부는,상기 제2 센스인에이블신호를 게이트로 입력받고, 소스가 접지단에 접속된 제1 NMOS 트랜지스터;상기 제2 신호를 게이트로 입력받고, 소스가 상기 제1 NMOS 트랜지스터의 드레인에 접속되는 상기 제2 풀다운 소자용 제2 NMOS 트랜지스터;상기 제2 신호를 게이트로 입력받고, 소스가 전원전압단에 접속되며, 드레인이 상기 제2 NMOS 트랜지스터의 드레인에 접속된 상기 제2 풀업 소자용 PMOS 트랜지스터를 포함하는 감지증폭기.
- 제1항에 있어서,상기 신호전달부는,상기 제2 반전 및 버퍼링부로부터의 반전된 출력신호를 게이트로 입력받아 상기 제1 반전 및 버퍼링부로부터의 논리 '하이' 신호를 상기 출력부로 전달하는 PMOS 트랜지스터; 및상기 제1 반전 및 버퍼링부로부터의 출력신호를 게이트로 입력받아 상기 제2 반전 및 버퍼링부로부터의 논리 '로우' 신호를 상기 출력부로 전달하는 NMOS 트랜지스터를 포함하는 감지증폭기.
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