KR100202643B1 - 고속 입/출력 회로 - Google Patents

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Abstract

본 발명은 출력회로에 관한 것으로서, 센스앰프의 출력(SAout)을 입력받아 출력 데이타 인에이블 신호(ODE)에 따라 출력신호(outP), (outN)들을 출력하는 래치부와, 그 래치부 부의 출력신호(outP), (outN)들에 따라 IOPAD에 데이타를 출력하는 버퍼사이에 입/츨력회로를 구성하여, 메모리셀에서 읽은 데이타값, 즉 센스앰프에서 출력되는 데이타의 레벨에 따라 미리 IOPAD를 H레벨 또는 L 레벨로 서서히 천이시킨 후, 래치부에서 출력되는 신호에 따라 재차 IOPAD를 H레벨 또는 L 레벨로 천이시켜 메모리 데이타를 출력함으로써, 데이타의 억세스시간을 단축시켜 빠른 시간내에 데이타를 읽어낼 수 있는 고속 입/출력회로이다.

Description

고속 입/출력 회로
제1도는 종래 메모리셀에서 IOPAD까지 데이타의 전달경로를 나타낸 블럭도.
제2도는 제1도에 있어서 래치부의 상세도.
제3도는 본 발명에 있어서 메모리셀에서 IOPAD까지 데이타의 전달경로를 나타낸 블럭도.
제4도는 본 발명인 고속 입/출력회로의 구성도.
제5도는 본 발명에 있어서 데이타 억세스타임을 나타낸 예시도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리셀 20 : 센스앰프
30 : 래치부 50 : 입/출력회로
51 : 낸드게이트 52, 54, 55, 56, 57 : 인버터
53, 58, 59 : 전송게이트 60 : 버퍼
본 발명은 출력회로에 관한 것으로서, 특히 메모리셀에서 읽은 데이타를 빠른 시간내에 출력함으로써, 데이타의 억세스타임을 줄일 수 있는 고속 입/출력회로에 관한 것이다.
제1도는 일반적으로 메모리셀에서 출력된 데이타가 입출력패드(IOPAD)까지 전달되는 과정을 나타낸 블럭도로서, 데이타의 읽기동작에서 메모리셀(10)에서 출력된 데이타(D)와 그와 상보적인 데이타(DB)는 센스앰프(S/A)(20)에서 증폭되고, 래치부(30)는 그 센스앰프(S/A)(20)에서 출력된 데이타(SAout)를 입력받아, 출력데이타 인에이블 신호(ODE)에 따라 출력신호(outP), (outN)들을 출력함으로써, 버퍼(40)는 상기 출력신호(outP), (outN)들에 따라 메모리셀에서 읽은 데이타와 같은 레벨의 데이타를 출력단자를 통하여 IOPAD로 출력하게 된다.
상기 래치부(30)는 제2도에 도시된 바와같이 데이타 출력래치신호(DOLAT)에 따라 센스앰프의 출력(SAout)을 반전시켜 출력하는 제1인버터(31)와, 입력되는 출력데이타 인에이블신호(ODE)를 반전시키는 제2인버터(32)와, 상기 출력데이타 인에이블신호(ODE)와 인버터(31)의 출력을 노아링하는 노아게이트(33)와, 상기 출력데이타 인에이블신호(ODE)와 제1인버터(31)의 출력을 낸딩하는 낸드게이트(34)와, 상기 노아게이트(33)및 낸드게이트(34)의 출력을 각기 반전시켜 출력하는 인버터(35), (36)로 구성된다.
상기 인버터(31)는 전원전압(Vcc)단자와 접지사이에 피모스트랜지스터(Q1),(Q2), 엔모스트랜지스터(Q3), (Q4)가 직렬로 연결되어 출력데이타 인에이블신호(ODE)는 엔모스트랜지스터(Q4)및 인버터(57)를 통하여 피모스트랜지스터(Q1)의 게이트로 입력되고, 센스앰프 출력(SAout)은 피모스트랜지스터(Q2)와 엔모스트랜지스터(Q3)의 게이트로 입력된다.
그리고, 상기 인버터(35), (36)는 게이트가 공통 접속되어, 전원전압(Vcc)단자와 접지사이에 직렬로 연결된 피모스트랜지스터(Q5), 엔모스트랜지스터(Q6) 및 피모스트랜지스터(Q7), 엔모스트랜지스터(Q8)로 구성된다.
이와같이 구성된 종래 래치부의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 출력데이타 인에이블신호(ODE)가 L레벨인 경우, 인버터(32)에서 반전된 H레벨의 출력데이타 인에이블신호(ODE)는 노아게이트(33)로 입력되어 노아게이트(33)는 항상 L레벨의 신호를 출력하고, 낸드게이트(34)는 항상 H레벨의 신호를 출력한다.
따라서, 피모스트랜지스터(Q5)가 턴온되어 인버터(35)는 H레벨의 신호(outP)를 출력하고, 엔모스트랜지스터(Q8)가 턴온되어 인버터(36)는 L레벨의 신호(outN)를 출력함으로써, 제1도에서 버퍼(40)의 피모스트랜지스터(Q9)와 엔모스트랜지스터(Q10)는 모두 턴오프된다.
이후, H레벨의 출력데이타 인에이블신호(ODE)신호와 데이타 래치신호(DOLAT)가 입력되고, 센스앰프(20)에서 H레벨의 데이타(SAout)가 입력되면, 인버터(31), 인버터(32)는 H레벨의 신호를 출력하고, 노아게이트(33)와 낸드게이트(34)는 H레벨의 신호를 출력함으로써, 인버터(35), (36)는 모두 L레벨의 신호를 출력한다.
따라서, 제1도에서 버퍼(40)의 피모스트랜지스터(Q9)는 턴오프되고 엔모스트랜지스터(Q10)는 턴온됨으로써, IOPAD로 H레벨의 데이타가 출력된다.
이어서, 센스앰프(20)에서 L레벨의 데이타(SAout)가 입력되면, 인버터(31)는 H레벨의 신호를 출력하고 인버터(32)는 L레벨의 신호를 출력하며, 노아게이트(33)와 낸드게이트(34)는 L레벨의 신호를 출력함으로써, 인버터(35),(36)는 모두 H레벨의 신호를 출력한다.
따라서, 제1도에서 버퍼(40)의 피모스트랜지스터(Q9)는 턴오프되고 엔모스트랜지스터(Q10)는 턴온됨으로써, IOPAD로 L레벨의 데이타가 출력된다.
그러나, 상기와 같이 출력데이타 인에이블신호(ODE)가 L레벨일 경우, 버퍼(40)의 피모스트랜지스터(Q9)와 엔모스트랜지스터(Q10)가 모드 턴오프되어, IOPAD는 외부 로딩(Loading)에 의해 하이 임피던스상태가 된다.
따라서, 이 상태에서 데이타를 읽게 되면 IOPAD는 하이 이피던스상태에서 H 또는 L로 천이하게 되므로 자연히 메모리 억세스타임이 증가하게 된다.
그리고, L레벨(H레벨)의 데이타를 읽고 계속해서 H레벨( L레벨)의 데이타를 읽는 경우, 즉 센스앰프 출력(SAout)이 L레벨(H레벨)에서 H레벨( L레벨)로 변화되면, 상기 IOPAD는 센스앰프 출력(SAout)에 따라 L레벨(H레벨)에서 H레벨( L레벨)로 천이해야 하므로 전체적인 억세스타임이 증가하게 되는 단점이 있었다.
따라서, 본 발명의 목적은 센스앰프에서 출력되는 데이타에 따라, 미리 IOPAD를 상기 데이타와 같은 레벨로 천이시킨후, 래치부에서 출력되는 신호에 따라 IOPAD를 다시 천이시킴으로써, 데이타의 억세스시간을 단축시켜 빠르게 데이타를 읽어낼 수 있는 고속 입/출력 회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 센스앰프 출력(SAout)을 입력받아 출력 데이타 인에이블신호(ODE)에 따라 출력신호(outP), (outN)들을 출력하는 래치부와, 그 래치부의 출력신호(outP), (outN)들에 따라 IOPAD에 데이타를 출력하는 버퍼로 이루어진 출려고히로에 있어서,
센스앰프(S/A)의 출력(SAout)에 따라 미리 IOPAD를 H 레벨또는 L레벨로 천이시켜 데이타를 출력하는 입/출력회로를 포함하는 것을 특징으로 한다.
본 발명은 제3도에 도시된 바와 같이 종래 메모리셀(10)에서 출력된 데이타가 IOPAD까지 전달될 때, 센스앰프 출력(SAout)에 따라 미리 IOPAD를 H레벨 또는 L레벨로 서서히 천이시킨후, 래치부(30)의 출력신호(outP), (outN)에 따라 IOPAD를 H레벨 또는 L레벨로 재차 천이시켜 데이타를 출력하는 입/출력회로(50)로 구성된다.
상기 입/출력회로(50)는 제4도에 도시된 바와같이, 외부에서 입력되는 센스앰프 인에이블신호(SEN)와 H레벨의 전원전압(Vcc)을 낸딩하는 낸드게이트(51)와, 그 낸드게이트(51)의 출력을 반전시키는 인버터(52)와, 엔모스게이트는 인버터(52)와 연결되고 피모스게이트는 상기 낸드게이트(51)와 연결되어, 센스앰프 출력(SAout)을 전송하는 전송게이트(53)와, 그 전송게이트(53)의 출력을 각기 반전시키는 인버터(54), (55)와 그 인버터(54), (55)의 출력에 따라 그의 반전신호를 IOPAD로 출력하는 인버터(56)와, 상기 인버터(52)의 출력을 반전시키는 인버터(57)와, 상기 인버터(52)의 출력을 피모스 게이트에 인가받고 상기 인터버(57)의 출력을 엔모스게이트에 인가받아 상기인버터(54), (55)의 출력을 전송하는 전송게이트(58), (59)와, 그 전송게이트(58), (59)이 출력 및 래치부(30)의 출력신호(outP), (outN)에 따라 상기 IOPAD로 데이타를 출력하는 버퍼(60)로 구성된다.
이와같이 구성된 고속 입/출력 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 센스앰프 인에이블신호(SEN)와 H레벨로 입력되면, 낸드게이트(51)는 L레벨의 신호, 인버터(52)는 H레벨의 신호를 출력하기 때문에 전송게이트(53)는 턴온되고, 전송게이트(58), (59)는 턴오프된다.
이때, 상기센스앰프(20)는 H레벨의 센스앰프 인에이블신호(SEN)에 따라 메모리셀(10)에서 출력된 데이타(D), (DB)를 증폭하여 출력하고, 그 센스앰프 출력(SAout)은 상기 전송게이트(53)를 통하여 인버터(54), (55)에서 반전된 후 인버터(56)의 피모스트랜지스터(Q1)의 게이트와 엔모스트랜지스터(Q2)의 게이트로 입력되어, IOPAD는 센스앰프 출력(SAout)의 출력과 같은 레벨로 천이하게 된다.
즉, 센스앰프 출력(SAout)이 H레벨인 경우, 그 H레벨의 데이타는 인버터(54), (55)에서 L레벨로 반전되어 인버터(56)의 피모스트랜지스터(Q1)를 턴온시키고 엔모스트랜지스터(Q2)는 턴오프시킴으로써, 전원전압(Vcc)이 출력되어 IOPAD는 H레벨로 서서히 천이하게 된다.
이후, 래치부(30)에서 H레벨의 출력데이타 인에이블신호(ODE)가 입력되면, 래치부(30)는 상기 H레벨의 센스앰프 출력(SAout)을 입력받아 L레벨의 출력신호(outP), (outN)를 입/출력회로(50)에 출력한다.
따라서, 상기 L레벨의 출력신호(outP)에 따라 버퍼(60)의 피모스트랜지스터(Q3)가 턴온됨에 따라, H레벨의 전원전압(Vcc)이 출력되어 IOPAD가 H레벨로 빠르게 천이하기 때문에, IOPAD는 제5도의 (a)에 도시된 바와같이 종래(a)보다 약 12ns 정도 빠르게 데이타를 읽을 수 있게된다.
이후, 상기 센스앰프 출력(SAout)이 L레벨로 바뀌면, 그 L레벨의 신호는 인버터(54), (55)에서 H레벨로 반전되어 인버터(56)의 피모스트랜지스터(Q1)를 턴오프시키고 엔모스트랜지스터(Q2)를 턴온시킴으로써, 접지전압이 출력되어 IOPAD는 L레벨로 서서히 천이하게 되며, 이와같은 상태에서 래치부(30)는 L레벨의 센스앰프 출력(SAout)을 입력받아 H레벨의 출력신호(outP), (outN)을 입/출력회로(50)에 출력한다.
따라서, 상기 H레벨의 출력신호(outN)에 따라 버퍼(60)의 피모스트랜지스터(Q4)가 턴온됨에 따라 L레벨의 접지전압이 출력되어 IOPAD가 L레벨로 빠르게 천이하기 때문에, IOPAD는 제5도의 (b)에 도시된 바와 같이 종래(a)보다 약 7ns 정도 빠르게 데이타를 읽을 수 있게 된다.
한편, 상기에서 센스앰프 인에이블신호(SEN)가 디스에이블 상태인 L레벨로 입력되면, 낸드게이트(51)에서 H레벨의 신호가 출력되고, 인버터(52)에서 L레벨의 신호가 출력되기 때문에 전송게이트(53)는 턴오프되고, 또한 이때 인버터(57)에서 H레벨 신호가 출력되므로 전송게이트(58), (59)가 턴온되어, 상기 인버터(54), (55)의 출력신호가 버퍼(60)의 입력측에 인가된다.
상기에서 상세히 설명한 바와같이 본 발명은 메모리셀에서 읽은 데이타값, 즉 센스앰프에서 출력되는 데이타의 레벨에 따라 미리 IOPAD를 H 레벨또는 L레벨로 서서히 천이시킨 후, 래치부에서 출력되는 신호에 따라 재차 IOPAD를 H 레벨또는 L레벨로 천이시켜 메모리 데이타를 출력함으로써, 데이타의 억세스시간을 단축시켜 빠른 시간내에 데이타를 읽어낼 수 있는 효과가 있다.

Claims (1)

  1. 센스앰프의 출력(SAout)을 입력받아 출력 데이타 인에이블 신호(ODE)에 따라 출력신호(outP), (outN)들을 출력하는 래치부와, 그 래치부 부의 출력신호(outP), (outN)들에 따라 IOPAD에 데이타를 출력회로에 있어서, 외부에서 입력되는 센스앰프 인에이블신호(SEN)와 H레벨의 전원전압을 낸딩하는 낸드게이트와, 그 낸드게이트의 출력을 반전시키는 제1인버터와, 상기 낸드게이트 및 제1인버터의 출력을 엔모스게이트 및 피모스게이트에 각기 인가받아 상기 센스앰프 출력(SAout)을 전송하는 제1전송게이트와, 상기 제1전송게이트의 출력을 반전시키는 제2, 제3인버터와, 상기 제2, 제3인버터의 출력에 따라 그의 반전신호를 상기 IOPAD에 출력하는 제4인버터와, 상기 제1인버터의 출력을 반전시키는 제5인버터와, 상기 제1, 제5인버터의 출력을 피모스 게이트 및 엔모스 게이트에 각기 인가받아 상기 제2, 제3인버터의 출력을 상기 버퍼의 입력측에 각기 전송하는 제2, 제3전송게이트를 포함하여 구성된 것을 특징으로 하는 고속 입/출력 회로.
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