KR100268803B1 - 반도체 소자의 도전층 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 도전층 제조방법에 관한 것으로, 반도체 기판 또는 다결정실리콘막 상부의 미세콘택 부위에 자기정렬실리사이드를 이용하여 도전층을 형성함으로써 미세 콘택부위에 형성된 도전층으로 인하여 콘택과 접촉되는 반도체기판 또는 다결정실리콘막 사이의 콘택저항을 개선하여 소자의 전기적 특성을 향상시키는 기술에 관한 것이다.
이를 위한 본 발명은 반도체 기판 하부의 콘택으로 예정된 부위에 정션을 형성하고 그 상부에 절연막을 형성한 다음, 콘택용 식각마스크로 상기 정션부위가 노출될때 까지 식각하여 절연막패턴을 구비하는 콘택홀을 형성하고 상기 절연막패턴측벽에 절연스페이서를 형성한 후, 전표면에 타이타늄막을 형성하고 열처리공정을 실시하여 상기 정션부위와, 스페이서, 타이타늄막이 상호 접촉되는 부위에 도전층을 형성한 다음, 전면 식각공정으로 상기 타이타늄막을 제거하는 반도체 소자의 도전층 제조방법을 제공한다.
Description
본 발명은 반도체 소자의 도전층 제조방법에 관한 것으로, 특히 반도체 기판 또는 다결정실리콘막 상부의 미세콘택 부위에 자기정렬실리사이드를 이용하여 도전층을 형성함으로써 콘택저항을 개선하여 소자의 전기적 특성을 향상시키는 기술에관한 것이다.
일반적으로, 반도체 소자에서 상하의 도전배선을 연결하는 콘택홀은 자체의 크기와 주변 배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가한다.
따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정 여유도가 감소된다.
상기 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광 공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
또한, 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 자기 정렬 콘택(self-aligned contact; 이하 SAC라 칭함) 형성 기술이 개발되었다.
도 1a 내지 도 1d 는 종래 기술에 따른 반도체 소자의 도전층 제조공정도이다.
먼저, 반도체 기판(1) 하부의 콘택으로 예정된 소정 부위에 정션(3)을 형성한 다음, 전표면에 일정 두께의 절연막(5)을 형성한다.(도 1a 참조)
다음, 콘택용 식각마스크로 상기 정션(3)부위가 노출될때 까지 식각하여 층간절연막(5)패턴을 구비하는 콘택홀(7)을 형성한다.(도 1b 참조)
그 다음, 상기 절연막(5)패턴 상부에 산화막의 재질의 절연막(9)을 형성한다.(도 1c 참조)
다음, 상기 절연막(9)을 전면식각하여 상기 층간절연막(5)패턴 측벽에 절연막 스페이서(11)를 형성한다.(도 1d 참조)
상기와 같은 종래 기술에 따르면, 미세 콘택홀 매립 방법에 있어 후속 공정에서 예를 들어, 스퍼터링(sputtering)으로 도전층의 Al막을 증착시 절연막의 두께로 인한 단차비가 증가하거나 콘택홀 크기가 작아짐에 따라 점차 콘택홀 매립이 어려워지며, 콘택홀 또는 비아 콘택홀의 콘택저항 상승과 배선 신뢰도가 저하되는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판 또는 다결정실리콘막 상부의 미세콘택 부위에 자기정렬실리사이드를 이용하여 도전층을 형성함으로써 콘택내부에 형성된 도전층으로 인하여 콘택과 접촉되는 반도체 기판또는 다결정실리콘막 사이의 콘택저항을 개선하여 소자의 전기적 특성을 향상시키는 반도체 소자의 도전층 제거방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1d도는 종래기술에 따른 반도체 소자의 도전층 제조공정도.
제2a도 내지 제2c도는 본 발명의 일실시예에 따른 반도체 소자의 도전층 제조공정도.
제3도는 본 발명의 다른 실시예에 따른 반도체 소자의 도전층 제조공정도.
〈도면의 주요부분에 대한 부호의 설명〉
1,20,40 : 반도체 기판 3,22 : 정션
5,24,44 : 층간절연막 7,26,46 : 콘택홀
9 : 절연막 11,28,48 : 절연막 스페이서
30 : 티타늄막 32,50 : 티타늄실시사이드막
42 : 다결정실리콘막
상기 목적을 달성하기 위해 본 발명의 일실시예에 따른 반도체 소자의 도전층 제조방법은 반도체 기판 상부에 콘택으로 예정되는 부분의 정션을 노출시키는 콘택홀이 구비된 층간절연막패턴을 형성하는 공정과, 상기 층간절연막패턴 측벽에 절연막 스페이서를 형성하는 공정과, 상기 구조의 전표면에 전이금속막을 형성하는 공정과, 열처리공정을 실시하여 상기 콘택홀 저부의 반도체기판과 접속되는 상기 전이금속막을 실리사이드막으로 형성하는 공정과, 전면 식각공정을 실시하여 상기 층간절연막패턴 및 절연막 스페이서 상부에 형성된 전이금속막을 제거하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 도전층 제조방법은, 절연기판 상부에 다결정실리콘막 및 층간절연막을 순차적으로 형성하는 공정과, 콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 상기 다결정실리콘막을 노출시키는 콘택홀이 구비된 층간절연막패턴을 형성하는 공정과, 상기 층간절연막패턴의 측벽에 절연막 스페이서를 형성하는 공정과, 상기 구조의 전표면에 전이금속막을 형성하는 공정과, 열처리공정을 실시하여 상기 콘택홀의 저부에서 상기 다결정실리콘막과 접속되는 전이금속막을 실리사이드막으로 형성하는 공정과, 전면 식각 공정을 실시하여 상기 절연막 스페이서 및 층간절연막패턴 상부에 형성된 전이금속막을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 도전층 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2c 는 본 발명에 따른 반도체 소자의 도전층 제조공정도이다.
먼저, 반도체 기판(20) 하부의 콘택으로 예정된 소정 부위에 정션(22)을 형성한 다음, 전표면에 일정 두께의 층간층간절연막(24)을 형성한다.
다음, 콘택용 식각마스크로 상기 층간층간절연막(24)을 식각하여 상기 정션(22)을 노출시키는 콘택홀(26)이 구비된 층간층간절연막(24)패턴을 형성한다.
그 다음, 상기 층간절연막(24)패턴 상부에 산화막 재질의 절연막을 형성한 다음, 전면식각하여 상기 층간절연막(24)패턴 측벽에 절연 스페이서(28)를 형성한다.
다음, 상기 구조의 전표면에 전이금속막으로 티타늄(Ti)막(30)을 형성한다. 이때, 상기 티타늄막(30) 대신 코발트(Co)막 또는 니켈(Ni)막을 사용할 수도 있다.(도 2a 참조)
그 다음, 상기 구조의 전표면에 800 ~ 900℃ 에서 열처리공정을 실시하여 상기 콘택홀(26)의 저부에 상기 반도체기판(20)과 접속되는 티타늄(30)을 실리사이드화시켜 티타늄실리사이드막(32)을 형성한다.
여기서, 상기 콘택 부위에 형성된 티타늄실리사이드막(32)의 비저항이 낮으므로 콘택과 반도체 기판(20) 사이의 전도도를 향상시킨다.(도 2b 참조)
다음, 상기 층간절연막(24)패턴의 상부 및 절연막 스페이서(28)의 측벽에 형성되어 있는 상기 티타늄막(30)을 전면 습식식각공정으로 제거한다.
이 때, 상기 전면 습식식각 공정을 실시하여도 상기 티타늄실리사이드막(32)은 제거되지 않는다.(도 2c 참조)
도 3 은 본 발명의 다른 실시예에 따른 반도체 소자의 도전층 공정단면도이다.
먼저, 절연기판(40) 상부에 다결정실리콘막(42)을 형성하고, 상기 다결정실리콘막(42) 상부에 산화막 재질의 층간절연막(44)을 순차적으로 형성한다.
다음, 콘택 마스크를 이용하여 층간절연막(44)을 식각하여 상기 다결정실리콘막(42)을 노출시키는 콘택홀(46)이 구비된 층간절연막(44)패턴을 형성한다.
그 다음, 상기 구조의 전표면에 산화막 재질의 절연막(도시안됨)을 형성한 다음, 전면식각공정을 실시하여 상기 층간절연막(44)패턴 측벽에 절연막 스페이서(48)를 형성한다.
다음, 상기 구조의 전표면에 전이금속막으로 티타늄막(도시안됨)을 형성한다. 이 때, 상기 티타늄막 대신에 코발트막 또는 니켈막으로 형성된 실리사이드막이 사용될 수 있다.
그 다음, 상기 구조의 전표면에 열처리공정을 실시하여 상기 콘택홀(46) 저부의 상기 다결정실리콘막(42)과 접속되는 티타늄막을 실리사이드화시켜 티타늄실리사이드막(50)을 형성한다.
여기서, 상기 콘택 부위에 형성된 티타늄실리사이드막(50)의 비저항이 낮으므로 콘택과 반도체 기판(4) 사이의 전도도를 향상시킨다.
다음, 상기 티타늄막을 전면 습식식각공정으로 제거한다.
이 때, 상기 전면 습식식각 공정을 실시하여도 상기 티타늄실리사이드막(50)은 제거되지 않는다.(도 3 참조)
상기한 바와 같이 본 발명에 따르면, 반도체 기판 또는 다결정실리콘막 상부의 미세콘택 부위에 자기정렬실리사이드를 이용하여 도전층을 형성함으로써 콘택내부에 형성된 도전층으로 인하여 콘택과 접촉되는 반도체 기판 또는 다결정실리콘막사이의 콘택저항을 개선하여 소자의 전기적 특성 및 신뢰도를 향상시키는 이점이 있다.
Claims (5)
- 반도체 기판 상부에 콘택으로 예정되는 부분의 정션을 노출시키는 콘택홀이 구비된 층간절연막패턴을 형성하는 공정과, 상기 층간절연막패턴 측벽에 절연막 스페이서를 형성하는 공정과, 상기 구조의 전표면에 전이금속막을 형성하는 공정과, 열처리공정을 실시하여 상기 콘택홀 저부의 반도체기판과 접속되는 상기 전이금속막을 실리사이드막으로 형성하는 공정과, 전면 식각공정을 실시하여 상기 층간절연막패턴 및 절연막 스페이서 상부에 형성된 전이금속막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 도전층 제조방법.
- 제1항에 있어서, 상기 열처리 공정은 800 ~ 900℃ 에서 실시하는 것을 특징으로 하는 반도체 소자의 도전층 제조방법.
- 제1항에 있어서, 상기 전이금속막은 티타늄(Ti)막, 코발트(Co)막 및 니켈(Ni)막으로 이루어지는 군에서 임의로 선택되는 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 도전층 제조 방법.
- 절연기판 상부에 다결정실리콘막 및 층간절연막을 순차적으로 형성하는 공정과, 콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 상기 다결정실리콘막을 노출시키는 콘택홀이 구비된 층간절연막패턴을 형성하는 공정과, 상기 층간절연막패턴의 측벽에 절연막 스페이서를 형성하는 공정과, 상기 구조의 전표면에 전이금속막을 형성하는 공정과, 열처리공정을 실시하여 상기 콘택홀의 저부에서 상기 다결정실리콘막과 접속되는 전이금속막을 실리사이드막으로 형성하는 공정과, 전면 식각공정을 실시하여 상기 절연막 스페이서 및 층간절연막패턴 상부에 형성된 전이금속막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 도전층 제조방법.
- 제4항에 있어서, 상기 전이금속막은 티타늄(Ti)막, 코발트(Co)막 및 니켈(Ni)막으로 이루어지는 군에서 임의로 선택되는 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 도전층 제조방법.
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| KR940016880A (ko) * | 1992-12-30 | 1994-07-25 | 김주용 | 자기정렬된 실리사이드에 의한 콘택트홀 형성 방법 |
| KR950012600A (ko) * | 1993-10-12 | 1995-05-16 | 김주용 | 반도체 소자의 티타늄 실리사이드 콘택 형성방법 |
| JPH0864555A (ja) * | 1994-08-18 | 1996-03-08 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990006002A (ko) | 1999-01-25 |
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