KR100266641B1 - Bias voltage recovery circuit for semiconductor memory - Google Patents
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Abstract
Description
본 발명은 반도체 메모리의 바이어스 전압 복구회로에 관한 것으로, 특히 반도체 메모리가 동작하지 않고 있는 상태에서 다시 정상적인 동작을 수행하는 상태로 변환될 때 정상적인 바이어스 전압을 빠른 시간내에 메모리에 공급하는데 적당하도록 한 반도체 메모리의 바이어스 전압 복구회로에 관한 것이다.BACKGROUND OF THE
일반적으로, 반도체 메모리는 동작이 정지되는 상태인 파워 다운 모드(POWER DOWN MODE)와 동작상태인 파워 업 모드(POWER UP MODE)의 동작모드를 갖으며, 파워 다운 모드에서는 메모리에 인가되는 바이어스 전압이 차단되고, 파워 업 모드에서는 바이어스 전압을 인가하게 된다. 이와 같은 동작을 수행하는 것이 바이어스 전압 복구회로이며, 이와 같은 반도체 메모리의 바이어스 전압 복구회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a semiconductor memory has an operation mode of a power down mode in which the operation is stopped and a power up mode in operation. In the power down mode, a bias voltage is applied to the memory. In the power-up mode, the bias voltage is applied. Performing such an operation is a bias voltage recovery circuit, which will be described in detail with reference to the accompanying drawings of the bias voltage recovery circuit of the semiconductor memory.
도1은 종래 반도체 메모리의 바이어스 전압 복구회로도로서, 이에 도시한 바와 같이 특정 전압 값의 바이어스 전압 및 바이어스 전류를 생성하는 바이어스 생성부(1)와; 파워다운신호(SPD)를 인가받아 파워 다운 모드에서 파워 업 모드로 전환시 바이어스 전압을 빠른 시간내에 복구시키는 패스트 펄스 생성부(4)와; 상기 패스트 펄스 생성부(4)의 출력신호에 따라 바이어스 전압을 인가제어하는 바이어스 전압 공급부(3)와; 상기 파워다운신호(SPD)를 인가받아 상기 바이어스 생성부(1)와, 바이어스 전압 공급부(3)로부터 바이어스 전압을 인가받아 특정 전압값으로 조절하는 전압조절부(2)와; 상기 전압조절부(2)의 출력전압에 따라 인에이블 제어되어 입력신호에 따른 전압을 반도체 메모리에 인가하는 차동증폭부(5)로 구성된다.Fig. 1 is a bias voltage recovery circuit diagram of a conventional semiconductor memory, and as shown therein, a
상기 패스트 펄스 발생부(4)는 파워다운신호(SPD)를 반전하는 인버터(INV1)와; 상기 인버터(INV1)의 출력전압을 유지하는 캐패시터(C1)와; 상기 캐패시터(C1)에 충전된 전압 및 상기 파워다운신호(SPD)를 인가받아 노아조합하여 출력하는 노아게이트(NOR1)로 구성된다.The fast pulse generator 4 includes an inverter INV1 for inverting the power down signal SPD; A capacitor C1 for maintaining an output voltage of the inverter INV1; A NOR gate NOR1 is configured to receive the voltage charged in the capacitor C1 and the power down signal SPD and output the result of NOR combination.
상기 바이어스 전압 공급부(3)는 상기 패스트 펄스 발생부(4)의 출력신호에 따라 도통제어되어 바이어스 전압을 상기 전압조절부(2)에 인가제어하는 엔모스 트랜지스터(NM1)로 구성된다.The bias
상기 전압조절부(2)는 상기 파워다운신호(SPD)를 반전하는 인버터(INV2)와; 상기 인버터(INV2)의 출력신호를 반전하는 인버터(INV3)와; 상기 인버터(INV2, INV3)의 출력신호에 따라 상기 바이어스 생성부(1)의 바이어스 전압을 전송제어하는 전송게이트(TG1)와; 상기 인버터(INV2)의 출력신호에 따라 도통제어되어 그 드레인측에 접지전압을 인가제어하는 엔모스 트랜지스터(NM2)와; 상기 인버터(INV2),(INV3)의 출력신호에 따라 도통제어되어 상기 전송게이트(TG1)를 통해 인가되는 바이어스 생성부(1)의 바이어스 전압과 상기 바이어스 전압 공급부(3)의 바이어스 전압을 상기 엔모스 트랜지스터(NM2)의 드레인으로 전송제어하는 전송게이트(TG2)와; 소스에 바이어스 전압을 인가받아 상기 바이어스 발생부(1)의 바이어스 전류에 따라 도통제어되며, 그 드레인에 상기 전송게이트(TG1)를 통해 인가되는 바이어스 생성부(1)의 바이어스 전압과 상기 바이어스 전압 공급부(3)의 바이어스 전압을 인가 받는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 드레인에 그 드레인이 접속되어 그 접속점에서 출력신호가 출력되며, 그 소스가 접지되고, 상기 엔모스 트랜지스터(NM2)의 드레인측 신호에 따라 도통제어되는 엔모스 트랜지스터(NM3)로 구성된다.The
이하, 상기와 같은 종래 반도체 메모리의 바이어스 전압 복구회로의 동작을 설명한다.Hereinafter, the operation of the bias voltage recovery circuit of the conventional semiconductor memory as described above will be described.
먼저, 도2는 도1에 있어서, 주요부분의 파형도로서, 이에 도시한 바와 같이 메모리의 동작을 정지시키는 파워 다운 모드에서는 파워다운신호(SPD)가 고전위로 인가되며, 이를 반전한 인버터(INV1)의 출력신호는 저전위가 되며 상기 인버터(INV1)의 출력신호를 인가 받고 직접 고전위의 파워다운신호(SPD)를 인가 받은 노아게이트(NOR1)는 저전위의 출력신호를 출력한다. 즉, 패스트 펄스 발생부(4)의 출력신호는 저전위로 출력된다.First, FIG. 2 is a waveform diagram of a main part of FIG. 1, and as shown therein, a power down signal SPD is applied at a high potential in a power down mode in which a memory operation is stopped. Inverter INV1 ) Output signal is low potential, and the NOA gate NOR1, which is applied with the output signal of the inverter INV1 and is directly supplied with the high power down signal SPD, outputs the low potential output signal. That is, the output signal of the fast pulse generator 4 is output at low potential.
그 다음, 상기 패스트 펄스 발생부(4)의 저전위 출력신호를 인가 받은 전압공급부(3)의 엔모스 트랜지스터(NM1)는 바이어스 전압의 인가를 차단한다.Next, the NMOS transistor NM1 of the
그 다음, 상기 파워다운신호(SPD)를 반전한 인버터(INV2)의 출력신호는 저전위로 출력되며, 인버터(INV3)의 출력신호는 고전위로 출력되어 상기 전송게이트(TG1)를 오프시키며, 이에 따라 바이어스 발생부(1)의 바이어스 전압은 차단된다.Then, the output signal of the inverter INV2 inverting the power down signal SPD is output at low potential, and the output signal of the inverter INV3 is output at high potential to turn off the transmission gate TG1. The bias voltage of the
그 다음, 상기 인버터(INV2),(INV3)의 저전위, 고전위신호를 인가 받은 전송게이트(TG1)는 턴온되고, 저전위 신호를 엔모스 트랜지스터(NM3)에 인가하여 엔모스 트랜지스터(NM3)를 오프시킨다.Next, the transfer gate TG1 receiving the low potential and high potential signals of the inverters INV2 and INV3 is turned on, and the low potential signal is applied to the NMOS transistor NM3 to apply the NMOS transistor NM3. Off.
이때, 바이어스 발생부(1)의 바이어스 전류는 피모스 트랜지스터(PM1)의 게이트에 인가 되어 피모스 트랜지스터(PM1)를 도통시키며, 이에 따라 전압조절부(2)의 출력전압은 모스 트랜지스터의 문턱전압(Vt)보다 약간 높은 값으로 출력되며, 이는 차동증폭부(5)를 인에이블시키는 엔모스 트랜지스터(NM4)의 게이트에 인가되어 그 엔모스 트랜지스터(NM4)를 약하게 도통시켜 결국 반도체 메모리의 전류소모를 줄이게 된다.At this time, the bias current of the
이와 같은 상태에서 반도체 메모리의 정상동작기간이 파워 업 모드에서는 상기 파워다운신호(SPD)가 저전위로 인가되어 상기 노아게이트(NOR1)의 일측 입력단에 인가되며, 이때, 캐패시터(C1)는 저전위의 값을 갖고 있으므로 인버터(INV1)에 의해 고전위로 반전된 파워다운신호(SPD)가 충전될 때까지는 저전위상태를 유지하여 그 노아게이트(NOR1)의 출력신호는 펄스의 형태를 갖게 된다.In this state, in the power-up mode, the power down signal SPD is applied at a low potential and is applied to one input terminal of the NOR gate NOR1 in the power-up mode. In this case, the capacitor C1 is at a low potential. Since it has a value, the low potential state is maintained until the power down signal SPD inverted to the high potential by the inverter INV1 is charged, and the output signal of the NOR1 NOR1 has the form of a pulse.
그 다음, 상기 노아게이트(NOR1)의 출력중 고전위 구간에서 도통된 엔모스 트랜지스터(NM1)는 도통되어 바이어스 전압을 전압조절부(2)로 인가하게 된다.Next, the NMOS transistor NM1 which is turned on in the high potential section of the output of the NOA gate NOR1 is turned on to apply a bias voltage to the
그 다음, 상기 저전위 파워다운신호(SPD)를 반전한 인버터(INV2)는 고전위 출력신호를 출력하며, 이를 다시 반전한 인버터(INV3)는 고전위 출력신호를 출력한다.Next, the inverter INV2 inverting the low potential power down signal SPD outputs a high potential output signal, and the inverter INV3 inverting it again outputs a high potential output signal.
그 다음, 상기 인버터(INV2),(INV3)의 출력신호를 인가 받은 전송게이트(TG1)는 도통되어 상기 바이어스 발생부(1)의 바이어스 전압을 전송하며, 전송게이트(TG2)는 턴오프, 인버터(INV2)의 출력신호를 게이트에 인가 받은 엔모스 트랜지스터(NM3)는 도통되어 접지전압을 엔모스 트랜지스터(NM3)의 게이트에 인가하여 엔모스 트랜지스터(NM3)를 오프시킨다.Next, the transfer gate TG1 receiving the output signals of the inverters INV2 and INV3 is turned on to transmit the bias voltage of the
또한, 상기 바이어스 발생부(1)의 바이어스 전류를 인가 받은 피모스 트랜지스터(PM1)는 도통되어, 결국 전압조절부(2)의 출력전압은 고전위로 출력되어, 차동증폭부(5)의 엔모스 트랜지스터(NM4)를 도통시켜 반도체 메모리에 전류가 흐르도록 한다.In addition, the PMOS transistor PM1 to which the bias current of the
이때, 파워 다운 모드에서 문턱전압보다 약간 높은 전압을 출력하는 전압조절부(2)는 파워 업 모드에서 바이어스 전압이 인가되는 과정에서 지연이 발생하게 된다.At this time, the
상기한 바와 같이 종래 반도체 메모리의 바이어스 전압 복구회로는 파워 다운 모드에서 전압조절부의 출력전압이 문턱전압보다 높은 값을 갖도록 하여 메모리에 전류를 흐르게 함으로써, 소비전력이 증가하는 문제점과 아울러 파워 다운 모드에서 파워 업 모드로 전환하는 과정에서 지연이 발생하여 전체적인 동작속도가 감소하는 문제점이 있었다.As described above, in the bias voltage recovery circuit of the conventional semiconductor memory, power is increased in the power down mode by allowing the output voltage of the voltage adjusting unit to have a value higher than the threshold voltage, thereby increasing the power consumption. There was a problem that the overall operation speed is reduced due to a delay in the process of switching to the power-up mode.
이와 같은 문제점을 감안한 본 발명은 소비전력을 저감하며, 동작속도를 증가시킨 반도체 메모리의 바이어스 전압 복구회로를 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a bias voltage recovery circuit of a semiconductor memory in which power consumption is reduced and operation speed is increased.
도1은 종래 반도체 메모리의 바이어스 전압 복구회로도.1 is a bias voltage recovery circuit diagram of a conventional semiconductor memory.
도2는 도1에 있어서, 주요부분의 파형도.Fig. 2 is a waveform diagram of the main part in Fig. 1;
도3은 본 발명 반도체 메모리의 바이어스 전압 복구회로도.Figure 3 is a bias voltage recovery circuit diagram of the semiconductor memory of the present invention.
도4는 도3에 있어서, 주요부분의 파형도.Figure 4 is a waveform diagram of the main part in Figure 3;
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:바이어스 발생부 2:전압조절부1: bias generating unit 2: voltage adjusting unit
3:바이어스 전압 공급부 4:패스트 펄스 발생부3: bias voltage supply unit 4: fast pulse generator unit
5:차동증폭부 6:전압검출부5: differential amplifier 6: voltage detector
7:하강에지검출부7: falling edge detection unit
상기와 같은 목적은 특정 전압 값의 바이어스 전압 및 바이어스 전류를 생성하는 바이어스 생성부와; 파워다운신호를 인가받아 파워 다운 모드에서 파워 업 모드로 전환시 바이어스 전압을 빠른 시간내에 복구 시키는 패스트 펄스 생성부와; 상기 패스트 펄스 생성부의 출력신호에 따라 바이어스 전압을 인가제어하는 바이어스 전압 공급부와; 상기 파워다운신호에 따라 상기 바이어스 생성부와, 바이어스 전압 공급부로부터 바이어스 전압을 인가받아 특정 전압값으로 조절하는 전압조절부와; 상기 전압조절부의 출력전압을 검출하는 전압검출부와; 상기 파워다운신호의 하강에지를 검출하여, 상기 바이어스 전압 공급부와 전압검출부의 동작을 제어하는 하강에지검출부와; 상기 전압조절부의 출력전압에 따라 인에이블 제어되어 입력신호에 따른 전압을 반도체 메모리에 인가하는 차동증폭부로 구성하여 파워 다운 모드에서 바이어스 전압을 접지전위로 하여 반도체 메모리의 전류흐름을 차단하며, 상기 파워다운신호의 하강에지에서 소정 시간동안 정상적인 바이어스 전압보다 높은 전압을 인가함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a bias generator for generating a bias voltage and a bias current of a specific voltage value; A fast pulse generator for receiving a power down signal and restoring a bias voltage in a short time when switching from a power down mode to a power up mode; A bias voltage supply unit configured to apply and control a bias voltage according to an output signal of the fast pulse generator; A voltage adjusting unit configured to receive a bias voltage from the bias generation unit and a bias voltage supply unit according to the power down signal and adjust a specific voltage value; A voltage detector detecting an output voltage of the voltage controller; A falling edge detector for detecting a falling edge of the power down signal and controlling operations of the bias voltage supply unit and the voltage detector; It is enabled according to the output voltage of the voltage adjusting unit and is configured as a differential amplifier for applying a voltage according to an input signal to the semiconductor memory to block the current flow of the semiconductor memory by setting the bias voltage as the ground potential in the power down mode, This is achieved by applying a voltage higher than the normal bias voltage for a predetermined time at the falling edge of the down signal, which will be described in detail with reference to the accompanying drawings.
도3은 본 발명 반도체 메모리의 바이어스 전압 복구회로도로서, 이에 도시한 바와 같이 특정 전압 값의 바이어스 전압 및 바이어스 전류를 생성하는 바이어스 생성부(1)와; 파워다운신호(SPD)를 인가받아 파워 다운 모드에서 파워 업 모드로 전환시 바이어스 전압을 빠른 시간내에 복구시키는 패스트 펄스 생성부(4)와; 상기 패스트 펄스 생성부(4)의 출력신호에 따라 바이어스 전압을 인가제어하는 바이어스 전압 공급부(3)와; 상기 파워다운신호(SPD)에 따라 상기 바이어스 생성부(1)와, 바이어스 전압 공급부(3)로부터 바이어스 전압을 인가받아 특정 전압값으로 조절하는 전압조절부(2)와; 상기 전압조절부(2)의 출력전압을 검출하는 전압검출부(6)와; 상기 전압검출부(6)에서 검출된 전압의 하강에지를 검출하여, 상기 바이어스 전압 공급부(3)와 전압검출부(6)의 동작을 제어하는 하강에지검출부(7)와; 상기 전압조절부(2)의 출력전압에 따라 인에이블 제어되어 입력신호에 따른 전압을 반도체 메모리에 인가하는 차동증폭부(5)로 구성된다.Fig. 3 is a bias voltage recovery circuit diagram of the semiconductor memory of the present invention, and as shown therein, a
상기 바이어스 전압 공급부(3)는 각각 병렬접속되어 인가되는 파워다운신호(SPD)와 상기 하강에지검출부(7)의 출력신호에 따라 바이어스 전압을 인가제어하는 엔모스 트랜지스터(NM1),(NM2)로 구성된다.The bias
상기 전압조절부(2)는 파워다운신호(SPD)를 반전하는 인버터(INV2)와; 상기 인버터(INV2)의 출력신호를 반전하는 인버터(INV2)와; 상기 두 인버터(INV2,IN3)의 출력신호에 따라 바이어스 발생부(1)의 바이어스 전압을 출력측으로 전송제어하는 전송게이트(TG1)와; 상기 파워다운신호(SPD)에 따라 출력측을 접지 하는 엔모스 트랜지스터(NM3)로 구성된다.The
상기 전압검출부(6)는 상기 전압조절부(2)의 출력전압에 따라 각각 도통제어되는 풀업 피모스 트랜지스터(PM1), 풀다운 엔모스 트랜지스터(NM7)와; 상기 풀업 피모스 트랜지스터(PM1)와 풀다운 엔모스 트랜지스터(NM7) 각각의 드레인에 드레인과 소스가 접속되어, 그 풀업 피모스 트랜지스터(PM1)와의 접속점에서 출력신호를 출력하며, 상기 하강에지검출부(7)의 출력신호에 따라 도통제어되는 엔모스 트랜지스터(NM8)로 구성된다.The voltage detector 6 includes: a pull-up PMOS transistor PM1 and a pull-down NMOS transistor NM7 which are electrically controlled in accordance with the output voltage of the
상기 하강에지검출부(7)는 상호 병렬접속되어 각각의 게이트에 인가되는 리셋신호(RS)와 상기 전압검출부(6)의 출력신호에 따라 도통제어되어 그 드레인에 바이어스 전압을 인가제어하는 피모스 트랜지스터(PM2),(PM3)와; 상기 피모스 트랜지스터(PM2),(PM3)의 드레인측 전압을 유지하는 래치(LATCH1)와; 상기 파워다운신호(SPD)에 따라 피모스 트랜지스터(PM2),(PM3)의 드레인측에 접지전압을 인가제어하는 엔모스 트랜지스터(NM9)와; 상기 피모스 트랜지스터(PM2),(PM3)의 드레인측 전압과 상기 파워다운신호(SPD)를 노아조합하여 출력신호를 출력하는 노아게이트(NOR2)로 구성된다.The falling edge detectors 7 are connected in parallel to each other and are electrically controlled according to the reset signals RS applied to the respective gates and the output signals of the voltage detectors 6, and the PMOS transistors are applied to control the bias voltages to their drains. (PM2), (PM3); A latch LATCH1 holding the drain side voltages of the PMOS transistors PM2 and PM3; An NMOS transistor NM9 for applying and controlling a ground voltage to the drains of the PMOS transistors PM2 and PM3 according to the power down signal SPD; And a NOR gate NOR2 for outputting an output signal by combining the drain side voltages of the PMOS transistors PM2 and PM3 with the power down signal SPD.
이하, 상기와 같이 구성된 본 발명 반도체 메모리의 바이어스 전압 복구회로의 동작을 설명한다.The operation of the bias voltage recovery circuit of the semiconductor memory of the present invention configured as described above will be described below.
먼저, 도4에 도시한 바와 같이 파워 다운 모드에서 파워다운신호(SPD)가 고전위로 인가되면, 패스트 펄스 발생부(4)의 노아게이트(NOR1)는 저전위 출력신호를 출력하며, 이는 바이어스 전압 공급부(3)의 엔모스 트랜지스터(NM1)를 오프시킨다.First, when the power down signal SPD is applied at high potential in the power down mode as shown in FIG. 4, the NOR gate NOR1 of the fast pulse generator 4 outputs a low potential output signal, which is a bias voltage. The NMOS transistor NM1 of the
그 다음, 상기 고전위 파워다운신호(SPD)를 인가 받은 전압조절부(2)의 엔모스 트랜지스터(NM1)는 도통되어, 그 전압조절부(2)의 출력신호를 접지전압값으로 출력한다.Next, the NMOS transistor NM1 of the
이와 같은 접지전압 값의 전압조절부(2)의 출력신호를 인가 받은 차동증폭부(5)의 엔모스 트랜지스터(NM4)는 턴오프 되어 반도체 메모리에 전류가 전혀 흐르지 못하도록 한다.The NMOS transistor NM4 of the
이때, 고전위의 파워다운신호(SPD)를 그 게이트에 인가 받은 하강에지검출부(7)의 엔모스 트랜지스터(NM9)는 도통되어, 접지전압을 노아게이트(NOR2)의 일측 입력단에 입력하며, 고전위의 파워다운신호(SPD)를 타측 입력단에 인가 받은 노아게이트(NOR2)는 저전위 출력신호를 출력한다. 그리고, 상기 노아게이트(NOR2)의 저전위 출력신호를 인가 받은 전압검출부(6)는 피모스 트랜지스터(PM1)가 도통되고, 엔모스 트랜지스터(NM7,NM8)가 턴오프 되어 고전위의 출력신호를 출력하게 되며, 하강에지검출부(7)의 피모스 트랜지스터(PM3)를 오프시키게 된다.At this time, the NMOS transistor NM9 of the falling edge detector 7, which has applied the high potential power down signal SPD to its gate, is turned on to input the ground voltage to one input terminal of the NOA gate NOR2. The NOR gate NOR2, which has received the above power-down signal SPD to the other input terminal, outputs a low potential output signal. The PMOS transistor PM1 conducts the NMOS gate NOR2, and the NMOS transistors NM7 and NM8 turn off to output the high potential output signal. The PMOS transistor PM3 of the falling edge detector 7 is turned off.
이와 같은 동작으로 파워 다운 모드에서는 메모리에 전류가 전혀 흐르지 않게 되며, 이때 파워 업 모드로 전환되어 상기 파워다운신호(SPD)가 고전위로 인가되면, 상기 패스트 펄스 발생부(4)의 노아게이트(NOR1)는 종래와 동일하게 소정 시간동안 고전위 펄스를 출력하게 된다.In this operation, no current flows to the memory in the power-down mode. At this time, when the power-down mode is switched and the power-down signal SPD is applied at high potential, the NOA gate NOR1 of the fast pulse generator 4 is operated. ) Outputs a high potential pulse for a predetermined time as in the prior art.
그 다음, 상기 저전위의 파워다운신호(SPD)를 반전하는 인버터(INV2)와 그 인버터(INV2)의 출력신호를 반전한 인버터(INV3)의 출력신호를 인가 받은 전송게이트(TG1)는 턴온되어, 상기 바이어스 발생부(1)의 바이어스 전압을 전송한다. 이때, 파워다운신호(SPD)를 그 게이트에 인가 받은 엔모스 트랜지스터(NM3)는 턴오프 되어, 상기 바이어스 발생부(1)의 바이어스 전압이 출력되도록 한다.Next, the transmission gate TG1 receiving the output signal of the inverter INV2 that inverts the low potential power down signal SPD and the inverter INV3 that inverts the output signal of the inverter INV2 is turned on. The bias voltage of the
그 다음, 상기 하강에지검출부(7)의 엔모스 트랜지스터(NM9)는 그 게이트에 파워다운신호(SPD)를 인가받아 턴오프 되나, 래치(LATCH)에 의해 유지되는 이전상태의 값이 저전위 상태이며, 이는 소정 시간동안 노아게이트(NOR2)의 일측 입력단에 입력되고, 그 타측 입력단에 저전위 파워다운신호(SPD)를 인가 받은 노아게이트(NOR2)는 소정 시간동안 고전위 출력신호를 출력하게 된다.Next, the NMOS transistor NM9 of the falling edge detection unit 7 is turned off when the power-down signal SPD is applied to the gate thereof, but the previous state held by the latch LATCH has a low potential state. This is inputted to one input terminal of the NOA gate NOR2 for a predetermined time, and the NOA gate NOR2 receiving the low potential power down signal SPD to the other input terminal outputs a high potential output signal for a predetermined time. .
그 다음, 상기 하강에지검출부(7)의 출력신호가 고전위인 구간에서 상기 전압검출부(6)의 엔모스 트랜지스터(NM8)가 도통되고, 상기 고전위의 전압조절부(2)의 출력신호를 각각의 게이트에 인가 받은 풀업 피모스 트랜지스터(PM1)와 풀다운 엔모스 트랜지스터(NM7)는 각각 턴오프, 턴온되어, 저전위 출력신호를 상기 하강에지검출부(7)의 피모스 트랜지스터(PM3)의 게이트로 인가하게 되며, 이에 따라 상기 노아게이트(NOR2)의 일측 입력단에는 고전위의 신호가 입력되어, 노아게이트(NOR2)의 출력은 저전위로 고정된다. 그리고, 그 저전위 출력신호를 게이트에 인가받은 엔모스 트랜지스터(NM8)는 오프된다.Then, the NMOS transistor NM8 of the voltage detector 6 is turned on in a section where the output signal of the falling edge detector 7 is high potential, and outputs the output signal of the
이러한 동작과정에서 상기 노아게이트(NOR2)의 출력신호가 고전위인 구간에서는 상기 바이어스 전압 공급부(3)의 엔모스 트랜지스터(NM2)가 도통되며, 이때 병렬접속된 엔모스 트랜지스터(NM1)도 도통상태이므로, 바이어스 전압에 대한 저항성분이 줄어 더 큰 바이어스 전압이 전압조절부(2)로 출력된다.In this operation process, the NMOS transistor NM2 of the bias
이때, 상기와 같은 바이어스 전압의 변화에 따라 차동증폭부(5)의 엔모스 트랜지스터(NM4)는 도통정도가 더 증가하여 소정 값의 전류를 메모리에 흐르게 하는 과정에서 지연성분을 감소시킨다.At this time, according to the change of the bias voltage as described above, the NMOS transistor NM4 of the
상기한 바와 같이 본 발명은 파워 다운 모드에서 접지전압 값을 차동증폭부의 엔모스 트랜지스터에 인가하여 그 엔모스 트랜지스터를 완전히 오프시켜 메모리에 흐르는 전류를 완전히 차단함으로써 소비전력을 절감하는 효과와 아울러 파워 다운 모드에서 파워 온 모드로 전환하는 시점에서 정상적인 바이어스 전압보다 높은 전압을 인가하여 지연요소를 제거함으로써, 동작속도를 증가시키는 효과가 있다.As described above, the present invention applies the ground voltage value to the NMOS transistor of the differential amplifier in the power-down mode and completely turns off the NMOS transistor to completely cut off the current flowing in the memory, thereby reducing power consumption and power down. At the time of switching from the mode to the power-on mode, a voltage higher than the normal bias voltage is applied to remove the delay element, thereby increasing the operation speed.
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ID=19526782
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