KR100263645B1 - 이중산화막형성방법 - Google Patents

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Abstract

본 발명은 웨이퍼 내 두께 균일성이 우수하며 두께가 매우 얇은(100Å 이하) 이중 산화막을 형성하는 방법에 관한 것으로서, 건식 식각에 의해 반도체 기판 표면에 형성된 손상층(damage layer)에서는 산화막의 성장속도가 원래 반도체 기판에서의 산화막 성장속도보다 더 늦다는 특성을 이용하여 이중 산화막을 형성하거나, 실리콘 기판의 산화속도보다 산화막 성장속도가 더 느린 실리콘 질화막(Si3N4)의 산화특성을 이용한다. 손상층을 형성하기 위해서 사진 식각공정을 사용하여 손상층 패턴을 정의하고 CF4, CHF3또는 Ar 가스를 이용하여 900 mTorr 이하의 저압에서 실시하는 건식식각법이나 Cl2나 HBr을 이용한 건식식각법에 의해 깊이가 약 20 내지 5,000Å의 손상층을 형성한다. 손상층이 형성된 반도체 기판에 이중 산화막을 성장시키기 전에 또한 실리콘 질화막의 패턴이 정의된 반도체 기판에 이중 산화막을 성장시키기 전에 기판 표면을 세정하는 전처리단계에서는 NH4F, HF, H2O가 혼합된 세정액, NH4OH, H2O2, H2O가 혼합된 표준 세정액 및/또는 HF를 사용한다. 이중 산화막을 성장시키는 산화법으로는 램핑 산화법, 열 습식산화법, HCl을 이용한 건식산화법이 이용된다. 본 발명에 따르면 1회의 사진공정을 사용하는 간단한 공정에 의해 웨이퍼 내 균일성이 우수한 이중 산화막이 형성되며 이중 산화막의 두께 조절도 용이하다.

Description

이중 산화막 형성방법{Method for forming a dual oxide}
본 발명은 반도체 기판에 산화막을 형성하는 방법에 관한 것으로서 보다 구체적으로는 건식식각에 의해 반도체 기판에 형성된 손상층의 산화막 성장특성을 이용하거나 실리콘 질화막의 산화특성을 이용하여 두께가 서로 다른 이중 산화막을 반도체 기판에 형성하는 방법에 관한 것이다.
실리콘 산화막(SiO2)은 반도체 소자 내에서 여러 가지 용도로 사용된다. 유전체나 절연체의 성질을 갖는 실리콘 산화막은 MOS (Metal Oxide Semiconductor) 소자의 게이트 절연막, 커패시터의 유전체막, 금속선과 금속선 사이의 층간 절연막, 소자 분리층 등으로 사용된다. 게이트 산화막의 경우 막의 성질이 매우 우수하여야 하며, 반도체 소자의 집적도가 향상됨에 따라 산화막의 두께가 점점 얇아져서 100Å 이하의 두께를 가지면서도 우수한 특성을 나타내는 게이트 산화막이 필요하게 되었다.
한편, 전자 시스템의 동작속도가 고속화됨에 따라 하나의 칩 내에 논리소자, SRAM(Static Random Access Memory), DRAM(Dynamic RAM), ROM(Read Only Memory)를 구현하는 혼재 집적회로(merged IC) 소자가 개발되고 있다. 혼재 집적회로 소자를 구성하는 각각의 소자는 동작 속도나 구동 조건이 서로 다르기 때문에 구성소자에 따라 서로 다른 두께의 산화막을 요구한다. 이러한 두께가 서로 다른 두 종류 또는 세 종류의 이상의 산화막(이하, 통칭하여 "이중 산화막"이라 함)은 특히 높은 막 특성을 요구하는 곳에 사용된다. 예를 들어서, 메모리 소자와 마이크로프로세서와 같은 논리소자가 하나의 칩으로 구현되는 집적회로 소자에는 100Å 이하에서 균일성(uniformity)이 우수한 이중 산화막이 요구된다. 이러한 이중 산화막의 요구는 컴퓨터 시스템의 중앙처리장치(Central Process Unit)로 사용되는 마이크로 프로세서(Microprocessor) 소자 중 700 MHz 이상의 고속으로 동작하는 소자에서도 마찬가지로 적용된다. 이중 산화막 중에서 두께가 두꺼운 산화막은 예컨대, 디램(DRAM; Dynamic Random Access Memory) 소자의 게이트 산화막으로 사용될 수 있다. 디램 소자의 게이트 산화막은 메모리 셀 트랜지스터의 게이트 산화막으로 사용되는데, 디램 소자의 경우 워드 라인(word line)을 구동시키기 위해 양의 전원전압(Vcc)보다 높은 (예컨대, Vcc + 2Vth, Vth는 메모리 셀 트랜지스터의 문턱 전압) 전압이 게이트 전극에 인가되어야 하기 때문에 보다 두꺼운 산화막이 요구된다.
그런데, 별도의 산화막 성장공정을 진행하여 이중 산화막을 형성하는 것은 공정을 복잡하게 하여 양산성이 떨어질 뿐만 아니라, 동일 웨이퍼 상에서 진행되는 산화막 성장 공정 상호간에 영향을 미쳐 원하는 위치에 원하는 두께를 갖는 이중 산화막을 성장시키기가 매우 어렵다. 이러한 산화막 상호간의 영향은 두께가 매우 작은 이중 산화막 성장에서 더 심하게 나타난다.
따라서, 두께가 서로 다른 산화막을 한번의 공정으로 성장시키는 것이 필요하게 된다.
본 발명의 목적은 웨이퍼 상에서 두께 균일성이 우수한 이중 산화막을 한번의 공정으로 형성하는 것이다.
본 발명의 다른 목적은 100Å 이하의 매우 얇은 두께를 가지면서 전기적 특성이 우수한 이중 산화막을 형성하는 것이다.
본 발명의 또 다른 목적은 이중 산화막 성장공정을 단순화하여 혼재 집적회로 소자의 양산성을 높이는 것이다.
도1은 본 발명의 제1 실시예에 따른 이중 산화막 형성방법의 흐름도,
도2a 내지 도2e는 본 발명의 제1 실시예에 따른 이중 산화막 형성방법을 설명하기 위한 개략 단면도,
도3은 본 발명의 제1 실시예에 따른 이중 산화막 형성방법에서 손상층의 깊이에 따른 산화막 두께의 차이를 나타내는 그래프,
도4는 본 발명의 제1 실시예에 따른 이중 산화막 형성방법에서 전처리 정도와 산화막 두께의 차이와의 관계를 나타내는 그래프,
도5는 본 발명의 제1 실시예에 따른 이중 산화막 형성방법에서 산화막 두께에 따른 산화막 두께의 차이를 나타내는 그래프,
도6은 본 발명의 제1 실시예에 따른 이중 산화막 형성방법에서 HCl 사용에 따른 산화막 두께의 차이를 나타내는 그래프,
도7은 본 발명의 제2 실시예에 따른 이중 산화막 형성방법의 흐름도,
도8a 내지 도8f는 본 발명의 제2 실시예에 따른 이중 산화막 형성방법을 설명하기 위한 개략 단면도,
도9는 본 발명의 제2 실시예에 따른 이중 산화막 형성방법에서 실리콘 질화막의 두께에 따른 질화막 산화필요조건을 설명하기 위한 그래프,
도10은 본 발명의 제2 실시예에 따른 이중 산화막 형성방법에서 실리콘 질화막의 두께와 산화된 질화막의 두께 사이의 관계를 나타내는 그래프이다.
* 도면의 주요 부호에 대한 설명*
40; 반도체 기판 42; 1차 산화막
44; 감광막 45; 손상층
47, 48; 이중 산화막 100; 반도체 기판
102; 실리콘 질화막 104; 감광막
106, 108; 이중 산화막
이러한 목적을 달성하기 위한 본 발명의 제1 실시예에서는 건식 식각에 의해 반도체 기판 표면을 깎으면 해당 부분에 손상층(damage layer)이 형성되고 이 손상층에서 산화막의 성장속도는 원래 반도체 기판에서의 산화막 성장속도보다 더 늦다는 특성을 이용하여 이중 산화막을 형성한다. 손상층을 형성하기 위해서 사진 식각공정을 사용하여 손상층 패턴을 정의하고 CF4, CHF3또는 Ar 가스를 이용하여 900 mTorr 이하의 저압에서 실시하는 건식식각법이나 Cl2나 HBr을 이용한 건식식각법에 의해 깊이가 약 20 내지 5,000Å의 손상층을 형성한다. 손상층이 형성된 반도체 기판에 이중 산화막을 성장시키기 전에 기판 표면을 세정하는 전처리단계에서는 NH4F, HF, H2O가 혼합된 세정액, NH4OH, H2O2, H2O가 혼합된 표준 세정액 및/또는 HF를 사용한다. 이중 산화막을 성장시키는 산화법으로는 램핑 산화법, 열 습식산화법, HCl을 이용한 건식산화법이 이용된다. 이중 산화막의 두께는 손상층의 깊이, 전처리방법, 산화법 등에 의해 결정된다.
한편, 본 발명의 제2 실시예에서는 실리콘 기판의 산화속도보다 산화막 성장속도가 더 느린 실리콘 질화막(Si3N4)의 산화특성을 이용한다. 두께 약 10 내지 100Å의 실리콘 질화막을 반도체 기판에 도포한 다음 사진식각 공정으로 패턴을 정의하여 실리콘 질화막의 일부를 제거한다. NH4F, HF, H2O가 혼합된 세정액, NH4OH, H2O2, H2O가 혼합된 표준 세정액 및/또는 HF를 사용하여 반도체 기판을 전처리하여 실리콘 질화막의 두께가 약 3 내지 50Å이 되도록 한 다음 산화막 성장공정을 진행하면 실리콘 질화막이 덮여 있는 영역에는 두께가 얇은 산화막이 성장하고 그렇지 않은 영역에는 두께가 두꺼운 산화막이 성장한다.
이하, 도면을 참조로 본 발명의 실시예를 상세하게 설명한다.
제1 실시예
도1은 본 발명의 제1 실시예에 따른 이중 산화막 형성방법의 흐름도이고, 도2a 내지 도2e는 본 발명의 제1 실시예에 따른 이중 산화막 형성방법을 설명하기 위한 개략 단면도이다. 도1 및 도2를 참조하여 본 발명의 제1 실시예를 설명한다.
반도체 기판(40) 또는 웨이퍼 표면에 두께가 10 내지 10,000Å인 1차 산화막(42)을 형성한다(도1의 단계 30 및 도2a). 이 1차 산화막(42)은 이후에 반도체 기판의 표면에 손상층을 형성할 부분을 정의하기 위해 필요한 것이다. 따라서, 1차 산화막의 성장 단계를 생략하고 감광막만 사용하여 손상층을 정의할 수도 있다. 그러나, 감광막만 사용하는 경우에는 기판 위에 아무런 완충층이 없으므로 손상층이 형성되지 않는 다른 부분의 기판이 손상될 수 있기 때문에 바람직하지 않다. 한편, 1차 산화막 성장 단계(30)에서는 산화막이 아닌 다른 막, 예컨대 다결정 실리콘이나 실리콘 질화막을 사용하는 것도 가능하다.
1차 산화막(42) 위에 감광막(44)을 올리고 손상층의 패턴이 형성된 마스크를 이용한 사진공정을 사용하여 감광막을 노광, 현상하여 도2b에 도시한 패턴을 형성한다(단계 31). 건식 식각을 진행하여 감광막 패턴에 의해 노출된 1차 산화막(42)의 일부를 제거함과 동시에 기판(40)에 도2c에 도시한 것처럼 손상층(45)을 형성한다(단계 32). 건식 식각은 CF4, CHF3, Ar 등의 가스를 이용하여 900mTorr 이하의 저압에서 실시하거나 Cl2, HBr을 이용할 수 있다. 손상층은 건식식각에 의해 CF4나 CHF3가 분해되면서 반도체 기판인 실리콘(Si)과 반응하여 Si-C를 형성하거나 또는 F가 기판 Si에 잔류하여 형성되며, 손상층의 깊이는 약 20 내지 1,000Å이다. 손상층의 깊이는 단계 32에서 실시되는 건식 식각의 식각율에 의해 결정된다.
손상층(45)에 의해 기판(40)의 표면에는 단차가 형성되며, 이 단차의 크기, 즉 손상층의 깊이는 건식 식각에 의해 제어할 수 있으므로 단차 발생에 따른 특성을 이용하는 것도 가능하다. 예를 들어서, 두께가 서로 다른 산화막의 경계에 생기는 단차를 사진공정에서 정렬 키로 사용하거나, 메모리 소자의 경우 메모리 셀이 형성되는 코아(core) 영역과 주변 (periphery) 영역의 높이 차를 완화하는 데에 단차를 이용할 수 있다.
도2d에서 남아있던 감광막과, 기판 표면에 존재하는 1차 산화막을 완전히 제거한 다음(단계 33), 기판 표면에 대한 전처리(preoxidation cleaning)를 한다(단계 34). 전처리는 기판 표면에 2차 산화막을 성장시키기 전에 이전 공정이나 웨이퍼의 취급 등에 의해 기판 표면에 묻은 유기물 또는 무기물 불순물을 세정하는 단계로서, HF, NH4F, NH4OH, H20, H202중 한가지 이상을 사용하는 습식세정의 일종이다. 전처리 단계(34)에 사용되는 세정액으로는 예컨대, NH4F, HF, H2O가 혼합되어 있으며 식각율이 500 μm/min인 LAL 500을 사용하거나 NH4OH, H20, H202가 혼합된 표준 세정액 1 (Standard Cleaning Solution 1)을 사용한다. 전처리는 1차 산화막이 완전히 제거된 상태에서 진행되기 때문에 산화막의 불균일성 문제는 발생하지 않는다. 전처리의 정도에 따라 손상층(45)이 기판 표면(40)에 남아 있는 정도가 달라지고, 손상층의 산화막 성장 방해 특성에 영향을 미친다.
마지막으로 도2e에 도시한 것처럼, 기판 표면에 2차 산화막(47, 48)을 성장시킨다(단계 35). 이때 손상층(45)이 형성된 부분에서는 산화막의 성장속도가 둔화되므로 두께가 얇은 산화막(47)이 성장하고 손상층이 없는 기판 표면에는 두께가 두꺼운 산화막(48)이 성장하여 이중 산화막 구조(47, 48)가 달성된다. 2차 산화막을 성장시키는 방법에 따라서 이중 산화막의 두께를 조정할 수 있다.
산화막의 성장방법은 여러 가지가 있는데, 본 발명자가 사용한 방법으로는 질소 희석 램핑 산화(N2dilution ramping oxidation), 열 습식 산화(pyrogenic wet oxidation), HCl을 사용한 건식 산화법이 있다.
램핑 산화는 50Å 이하의 초박 산화막을 성장하는 데에 적합한 기술로서, 예컨대 O2를 첨가하여 N2를 희석시킨 분위기에서 웨이퍼를 산화온도까지 급속도로 가열한다. 램핑 산화는 보통 질소 분위기에서 고온(예컨대, 1050℃)으로 웨이퍼를 열처리하는 단계와 건식 산소(dry oxygen)를 사용하는 급속 가열 단계로 이루어진다. 웨이퍼를 열처리할 때 질소 가스에 50% 이하의 산소 가스를 흘리거나 100%의 산소를 흘리는 것을 산소 램핑 산화라 한다. 여기서 산소 가스의 비율은 전체 가스에 대한 비율을 말하며, 50% 이하의 산소 가스를 사용하는 것은 100%의 산소를 사용하는 것에 비해 웨이퍼 균일성 면에서 장점이 있다. 한편, 질소 가스 대신에 아르곤(Ar) 가스를 사용하는 것도 가능하다.
열 습식산화에서는 순수한 수소와 산소를 확산튜브에 직접 공급하고, 확산 튜브에서 수소와 산소를 태워서 수증기를 얻는다. 산화막은 이 수증기에 의해 성장되는데, 이러한 열 습식산화는 H2O의 분압이 다양하다는 장점이 있다.
HCl을 사용한 건식산화는 건식산화를 진행하는 중에 할로겐 족을 추가하여 산화막 및 산화막 밑에 있는 실리콘의 전기적 특성을 크게 향상시키는 할로겐 산화법(halogenic oxidation)의 일종으로서, 이 방법에 의해 형성된 산화막은 특히 절연파괴특성이 좋다. 염소(Cl)는 열산화가 진행되는 동안 Si-SiO2계면에 집중되며 실리콘 내에 있는 불순물을 제거하여 산화막의 수명을 연장시킨다. 또한 염소는 1060 ℃ 이상의 온도에서는 Na+이온을 포획(capture)하기 때문에 MOS 소자의 게이트 산화막으로 사용될 때 매우 안정된 문턱전압특성을 나타낸다.
아래의 <표 1>은 이러한 여러 가지 산화방법 및 전처리 방법에 따른 이중 산화막의 두께 변화를 보여준다.
전처리 방법 산화방법 두꺼운 산화막의 두께 얇은 산화막의 두께 비 고
생략 희석 램핑 118.6Å 19.5Å
LAL 500 + SC1 + HF 희석 램핑 128.8Å 23.9Å 5% O2
산소 램핑 120.0Å 92.1Å
열 습식 산화 123.8Å 76.5Å H2+ O2
HCl 건식산화 118.6Å 118.9Å 1% HCl
LAL 500 + SC1 희석 램핑 128.8Å 24.4Å 5% O2
산소 램핑 120.0Å 64.2Å
열 습식 산화 123.8Å 74.5Å H2+ O2
위 <표 1>에서 손상층은 약 100Å의 깊이를 가지도록 형성되어 있다. 그리고, 산화막 성장조건은 손상층이 형성되지 않은 실리콘 웨이퍼에서의 산화막의 두께가 120Å이 되도록 하는 조건을 기본으로 설정하였다.
도3 내지 도6은 이중 산화막에서 두꺼운 산화막의 두께와 얇은 산화막의 두께 차이를 ΔTOX라고 했을 때 손상층의 깊이, 전처리 정도, 성장 산화막의 두께, HCl의 양에 따른 ΔTOX의 변화를 나타내는 그래프이다.
먼저 도3에서 X축은 손상층의 깊이, Y축은 ΔTOX를 나타낸다. 그래프(50)에서 보는 것처럼, ΔTOX는 손상층의 깊이의 제곱근에 반비례한다. 즉, 손상층을 깊게 형성하면 손상층의 손상되는 정도가 심하고 따라서 손상층에서는 산화막의 성장속도가 저하되기 때문에, 이중 산화막의 두께 차이를 크게 할 수 있다. 물론 손상층의 깊이가 어떤 값 이상으로 되면 손상층의 깊이, ΔTOX가 더 이상 커지지 않겠지만, 정확한 값은 그래프(50)에 나타내지 않았다.
도4에서 X축은 전처리의 정도, Y축은 ΔTOX를 나타낸다. 여기서 전처리 정도는 식각율을 의미한다. 앞에서 설명한 것처럼, 전처리의 정도는 손상층이 기판 표면에 남아 있는 양에 영향을 미친다. 한편, 그래프(60)에서 보는 것처럼, ΔTOX는 전처리 정도에 반비례한다. 따라서, 전처리를 많이 하면, 손상층이 기판에 적게 남는다.
도5에서 X축은 정상 산화막의 두께 tOX를 나타내며, Y축은 ΔTOX를 나타낸다. 여기서 정상 산화막은 두께가 두꺼운 산화막을 의미하며, 2차 산화막의 성장방법 및 성장조건과 관계가 있다. 그래프(70)에서 보는 것처럼, ΔTOX는 성장되는 산화막이 두꺼워질수록 더 작아진다.
도6은 2차 산화막을 성장시킬 때 사용되는 HCl의 양과 ΔTOX의 관계를 나타낸다. 도6의 그래프(80)에서 볼 수 있는 것처럼, ΔTOX는 HCl의 사용량에 반비례한다.
한편, 위 <표 1>에서 똑같이 희석 램핑 산화법을 적용하고 전처리를 하지 않은 경우 ΔTOX는 118.6 - 19.5 = 99.1Å인데 비해, LAL 500 + SC1 + HF를 사용하여 전처리한 경우 ΔTOX는 128.8 - 23.9 = 104.9Å이다. 이것은 도4에 도시한 전처리의 정도와 ΔTOX의 관계와 일치하지 않는데, 그 이유는 도5에 도시한 것처럼, ΔTOX는 정상 산화막의 두께에 반비례하기 때문이다. 즉, ΔTOX가 99.1Å의 결과는 정상 산화막이 118.6Å일 때의 결과이고, ΔTOX가 104.9Å의 값을 갖는 것은 정상 산화막이 128.8Å일 때의 값이다. 이 결과로부터 습식산화법을 이용하여 2차 산화막을 성장시키는 조건에서는 ΔTOX는 전처리의 정도보다 정상 산화막의 두께에 더 큰 영향을 받는다는 것을 알 수 있다.
그리고, 위 <표 1>에서 LAL 500 + SC1 + HF를 사용하여 전처리하고 HCl 건식산화를 적용한 경우에는 ΔTOX의 값이 (-) 값을 갖는다. 건식산화에서 HCl이 약 0.5% 이상 사용된 경우에는 HCl 가스의 효과로 ΔTOX의 변화가 작아지게 되는데, 실험결과에서 (-) 값을 갖는 것은 계측기의 오차로 판단된다.
이상 설명한 바와 같이 손상층을 이용한 본 발명의 제1 실시예에 따르면, 포토 마스크는 손상층을 정의하는 단계(도1의 '31')에서 한번만 사용되기 때문에, 공정이 간단하다. 그리고, 2차 산화막, 즉 이중 산화막을 성장시키는 단계에서 기판 표면에는 아무런 산화막도 남아 있지 않기 때문에 웨이퍼의 위치에 상관없이 산화막 두께를 균일하게 유지할 수 있으며, 이중 산화막의 두께 관리가 용이하다.
제2 실시예
이중 산화막을 반도체 기판에 형성하는 본 발명의 제2 실시예에서는 실리콘 질화막의 산화특성을 이용한다. 실리콘 질화막(Si3N4)이 산화되면 산화질화막(SiOxNy)이 형성되는데, 이 산화질화막은 산화막의 장점과 질화막의 장점을 모두 취할 수 있다는 우수성이 있다. 산화질화막의 O/N 비는 가변이다. 질소는 Si-O 결합을 감소시키며 산화질화막에 전기적 스트레스를 가하는 동안 표면상태가 생성되는 것을 억제한다. 그래서 열 전자효과(hot electron effect)가 크게 감소하며 이러한 여러 가지 이유로 산화질화막은 초고집적 소자에 적합하다.
산화질화막을 형성하는 기술로는 실리콘 질화막의 산화법, NH3를 사용한 SiO2의 질화법(nitridation), 산화기제(oxidant species)로서 질소함유 산화막(nitrous oxide)을 이용한 SiOxNy의 직접 성장법 등이 있다.
본 발명에서는 실리콘 질화막의 산화법을 이용하는데, 실리콘의 산화율보다 실리콘 질화막의 산화속도가 훨씬 느리기 때문에 실리콘 기판 표면의 특정부분에 질화막을 도포한 다음 산화공정을 진행하면 두께가 다른 이중 산화막이 형성된다.
본 발명의 제2 실시예에 따른 이중 산화막의 형성방법은 도7에 도시한 흐름을 따라 진행되며, 도8a 내지 도8f에서는 각 공정단계에서 반도체 기판 표면에 형성되는 막들을 개략 단면도로 나타낸다.
도7과 도8a - 8f를 참조하면, 먼저 실리콘 기판(100)에 질화막(102)을 도포한다 (도8a 및 도7의 단계 90). 실리콘 질화막(102)의 두께는 약 50 - 100 Å으로 하는데, 실리콘 질화막의 두께는 나중에 식각공정에서 식각되는 정도와 산화공정에서 실리콘 기판에 성장시킬 산화막의 두께 등을 고려하여 결정한다. 질화막의 두께를 적절히 조절하여 1회 산화공정으로 이중 산화막이 형성되도록 하면 공정을 단순화시킬 수 있다.
사진공정(단계 91)에서는 질화막(102) 위에 감광막(104)을 도포하고 포토 마스크(도시 아니함)를 사용하여 노광, 현상하여 도8b에 도시한 바와 같은 감광막(104) 패턴을 형성한다. 감광막 패턴에 의해 노출된 질화막(102)의 일부를 단계 92에서 식각하여 제거하면 도8c에서 보는 바와 같은 개방부(105)가 형성된다. 질화막(102)은 습식식각이나 건식식각에 의해 식각된다. 기판에 남아 있는 감광막(104)을 제거하고 (도8d 및 도7의 단계 93), 전처리 공정을 진행한다(단계 94). 전처리 공정은 제1 실시예에서와 마찬가지로 산화공정을 진행하기 전에 반도체 기판의 표면을 세정하는 공정으로서 NH4F, HF, H2O가 혼합되어 있는 LAL 500을 사용하거나 NH4OH, H20, H202가 혼합된 표준 세정액 1을 사용한다.
전처리 단계(94)에서는 실리콘 질화막(102a)이 도8e에 도시한 것처럼 식각되며, 실리콘 기판의 노출부(105)도 식각된다. 전처리 공정에 의한 세정은 식각 후 남아 있는 실리콘 질화막(102a)의 두께가 3 - 50Å이 되도록 진행한다.
전처리가 끝나면 산화공정(단계 95)을 진행하는데, 질화막이 남아 있는 부분에는 두께가 얇은 산화막(108)이 성장하고 노출부(105)에는 두꺼운 산화막(106)이 성장한다 (도8f).
본 발명의 제2 실시예에서 전처리 단계(94)는 산화공정(95)을 진행할 표면을 세정하는 역할도 하지만, 질화막의 두께를 균일하게 식각하는 역할도 한다. 예를 들어서, 저압화학기상증착 (LPCVD; Low Pressure Chemical Vapor Deposition)법을 이용하여 매우 얇은 두께 (약 20Å 이하)의 질화막을 성장시키는 것은 두께 균일성을 유지하기 힘들기 때문에 실제 양산에 적용하기 곤란하다. 따라서, 두께가 약 50 - 100Å의 질화막을 도포한 다음, 전처리 단계에서 습식 식각을 사용하여 질화막을 깎아내면, 균일성이 우수하고 두께가 얇은 질화막을 형성하는 것이 가능하다.
전처리 단계에서 실리콘 질화막은 매우 낮은 식각율, 예컨대 0.1 - 10Å/min으로 식각되기 때문에 이중 산화막의 웨이퍼 균일성을 유지할 수 있다. 아래의 <표 2>는 전처리 공정 후 기판에 남이 있는 실리콘 질화막의 두께와 산화막 성장방법에 따른 웨이퍼 균일성을 설명하기 위한 것이다.
산화방법 질화막 두께(Å) 지역1(Å) 지역2(Å) 지역3(Å) 지역4(Å) 지역5(Å) 평균(Å)
건식산화 10.7 48.3 54.5 33.7 46.8 55.0 47.7
20.2 31.6 31.2 27.8 30.8 33.5 31.0
25.8 32.4 32.2 30.5 32.2 33.0 32.1
열 습식산화 11.6 352.7 345.8 341.3 350.0 349.1 347.8
21.7 296.4 294.0 241.5 288.4 306.3 285.3
28.0 83.7 79.7 59.7 72.2 98.2 78.7
위의 <표 2>에서 지역은 웨이퍼의 지역을 의미하는데, 웨이퍼 직선부(flat zone)를 기준으로 맨 위쪽이 지역 1, 중앙 좌측이 지역 2, 중앙부가 지역 3, 중앙 우측이 지역 4, 직선부 바로 위가 지역 5이다. 그리고, 건식산화는 900℃에서 O2를 이용하였으며 베어 실리콘 기판 표면에 120Å의 산화막을 성장시키는 조건을 사용했다. 한편, 열 습식산화에서는 850℃의 온도조건과 베어 실리콘 기판 표면에 380Å의 산화막을 성장시키는 조건이 사용되었다.
건식산화인 경우, 잔류 실리콘 질화막의 두께가 각각 10.7, 20.2, 25,8Å인 웨이퍼 표면에 산화막을 성장시켰을 때 각각 47.7, 31.0, 32.1Å의 산화질화막이 형성되었으나, 25.8Å의 경우 질화막이 완전히 산화되지 않은 것으로 평가되었다.
한편, 열 습식산화의 경우, 잔류 실리콘 질화막의 두께가 각각 11.6, 21.7, 28.0Å인 웨이퍼 표면에 산화막을 성장시켰을 때 각각 347.8, 285.3, 78.7Å의 산화질화막이 형성되었다.
<표 2>의 데이터에서 볼 수 있듯이 실리콘 질화막의 산화율은 산화조건에 따라 달라진다.
도9는 질화막의 두께에 따른 질화막의 산화필요조건을 나타낸다. 도9에서 X축은 질화막의 두께(Å)를 나타내며, Y축은 질화막의 산화필요조건을 나타낸다. 질화막의 산화필요조건은 베어 웨이퍼, 즉 질화막을 완전히 산화시키기 위한 최소 조건으로서 실리콘 기판에 산화막을 성장시킬 때의 산화조건으로 표시하였다. 그래프(110)에서 보는 것처럼, 질화막의 두께가 23Å일 때 이 질화막을 완전히 산화시켜 산화질화막을 만들기 위해서는 산화조건을 최소한 베어 웨이퍼 120Å으로 하여야 한다. 그리고, 질화막의 두께가 30Å일 때에는 베어 웨이퍼 350Å의 산화조건, 질화막의 두께가 50Å일 때에는 베어 웨이퍼 3,000Å의 산화조건을 적용하여야 한다. 따라서, 질화막의 두께가 약 50Å 이상이 되면, 이 질화막을 산화시키기가 무척 힘들고 산화된다 하더라도 ΔTOX가 너무 크기 때문에 실제 공정에 적용하기 어렵다. 따라서, 전 처리단계(도7의 94)가 끝나고 기판 표면에 남는 질화막(도8e의 102a)의 두께는 50Å 이하가 되도록 하는 것이 바람직하다.
도10은 질화막의 두께(X축)와 산화질화막의 두께(Y축)의 관계를 나타내는 그래프이다. 질화막의 두께가 10.7Å을 산화조건 베어 웨이퍼 120Å으로 열산화시키면 약 47.7Å의 산화질화막이 성장하며, 질화막의 두께가 11.6Å을 산화조건 베어 웨이퍼 380Å으로 열산화시키면 약 347.8Å의 산화질화막이 형성된다. 산화공정에 의해 형성되는 산화질화막의 두께는 도10의 그래프(120)에서 보는 것처럼 변곡점(A)을 가진다. 변곡점보다 얇은 두께의 질화막은 산화공정에 거치면서 완전히 산화되지만, 질화막의 두께가 영역(122)에 있는 경우, 즉 변곡점보다 두꺼운 질화막은 완전히 산화되지 않는다. 따라서, 변곡점(A) 아래에서는 질화막의 두께와 산화질화막의 두께가 반비례 관계를 가지지만, 변곡점(A) 위에서는 질화막의 두께와 산화질화막의 두께가 비례 관계를 갖는다. 변곡점은 산화조건에 따라 도10의 X축을 따라 이동하는데, 산화조건이 베어 웨이퍼 120Å인 경우 변곡점은 질화막의 두께 약 20Å이며, 산화조건을 베어 웨이퍼 380Å으로 한 경우 변곡점은 약 35Å의 두께를 갖는 질화막에서 발견된다.
이상 설명한 바와 같이 본 발명에 따르면, 특성이 우수하며 두께가 매우 얇은 초박 이중 산화막의 형성이 1회 사진공정을 사용하는 단순한 과정에 의해 가능하며, 웨이퍼 내 산화막 두께의 균일성이 우수하므로 혼재 집적회로 소자나 고속의 마이크로 프로세서의 제조에 적용하기에 적합하다.

Claims (19)

  1. 실리콘 기판에 두께가 서로 다른 이중 산화막을 형성하는 방법으로서,
    1) 실리콘 웨이터에 1차 산화막을 도포하고, 2) 상기 1차 산화막 위에 감광막을 도포하며, 3) 상기 감광막을 노광·현상하여 상기 손상층 영역 패턴을 상기 감광막에 형성함으로써, 상기 실리콘 기판의 표면에 손상층 영역을 형성하는 단계와,
    상기 손상층 영역에 존재하는 실리콘 기판을 건식 식각하여 소정의 깊이를 갖는 손상층을 형성하는 단계와,
    상기 손상층이 형성된 실리콘 기판을 세정하는 전처리 단계와,
    상기 손상층이 형성된 실리콘 기판에 산화막을 성장시켜 상기 손상층에는 두께가 얇은 산화막을 성장시키고 상기 손상층이 형성되지 않는 기판에는 두께가 두꺼운 산화막을 성장시키는 단계를 구비하는 이중 산화막 형성 방법.
  2. 제1항에 있어서, 상기 1차 산화막의 두께는 10 내지 1,000 Å인 것을 특징으로 하는 이중 산화막 형성 방법.
  3. 제1항에 있어서, 상기 손상층을 형성하는 단계는 건식 식각 단계인 것을 특징으로 하는 이중 산화막 형성 방법.
  4. 제1항 또는 제3항에 있어서, 상기 손상층을 형성하는 단계는 CF4, CHF3, Ar 중 하나의 가스를 이용하여 900mTorr 이하의 저압에서 실시하는 건식 식각 단계인 것을 특징으로 하는 이중 산화막 형성 방법.
  5. 제1항 또는 제3항에 있어서, 상기 손상층을 형성하는 단계는 Cl2, HBr을 이용하는 건식 식각 단계인 것을 특징으로 하는 이중 산화막 형성 방법.
  6. 제1항 또는 제3항에 있어서, 상기 손상층의 깊이는 20 내지 1,000Å인 것을 특징으로 하는 이중 산화막 형성 방법.
  7. 제1항에 있어서, 상기 전처리 단계는 NH4F, HF, H2O가 혼합되어 있는 제1 세정액과, NH4OH, H20, H202가 혼합된 제2 세정액을 사용하는 것을 특징으로 하는 이중 산화막 형성 방법.
  8. 제1항에 있어서, 상기 전처리 단계는 NH4F, HF, H2O가 혼합되어 있는 제1 세정액과, NH4OH, H20, H202가 혼합된 제2 세정액 및 HF를 사용하는 것을 특징으로 하는 이중 산화막 형성 방법.
  9. 제1항에 있어서, 상기 산화막을 성장시키는 단계는 HCl을 사용하는 건식 산화인 것을 특징으로 하는 이중 산화막 형성 방법.
  10. 제1항에 있어서, 상기 산화막을 성장시키는 단계는 H2와 O2를 태울 때 발생하는 수증기를 사용하는 열 습식산화인 것을 특징으로 하는 이중 산화막 형성 방법.
  11. 제1항에 있어서, 상기 산화막을 성장시키는 단계는 질소 분위기에서 고온으로 웨이퍼를 열처리하는 단계와 건식 산소(dry oxygen)를 사용하는 급속 가열 단계를 포함하는 램핑 산화인 것을 특징으로 하는 이중 산화막 형성 방법.
  12. 제11항에 있어서, 상기 열처리 단계에서는 50% 이하의 산소를 흘리는 것을 특징으로 하는 이중 산화막 형성 방법.
  13. 제11항에 있어서, 상기 열처리 단계에서는 100%의 산소를 흘리는 것을 특징으로 하는 이중 산화막 형성 방법.
  14. 실리콘 기판에 두께가 서로 다른 이중 산화막을 형성하는 방법으로서,
    실리콘 기판에 1차 산화막을 도포하는 단계와,
    상기 1차 산화막 위에 감광막을 도포하는 단계와,
    상기 감광막을 노광, 현상하여 손상층 패턴을 감광막에 형성하는 단계와,
    상기 손상층 패턴에 의해 노출된 1차 산화막의 일부를 건식 식각하여 제거함과 동시에 실리콘 기판에 손상층을 형성하는 단계와,
    상기 감광막을 제거하는 단계와,
    상기 손상층이 형성된 실리콘 기판을 습식 세정하는 전처리 단계와,
    상기 전처리된 실리콘 기판에 산화막을 성장시켜 상기 손상층에는 두께가 얇은 산화막을 성장시키고 상기 손상층이 형성되지 않는 기판에는 두께가 두꺼운 산화막을 성장시키는 단계를 구비하는 이중 산화막 형성 방법.
  15. 실리콘 기판에 두께가 서로 다른 이중 산화막을 형성하는 방법으로서,
    실리콘 기판에 질화막을 도포하는 단계와,
    상기 실리콘 질화막에 감광막을 도포하고, 상기 감광막을 노광, 현상함으로써 상기 질화막의 일부를 제거하여 두꺼운 산화막이 형성될 영역을 형성하는 단계와,
    상기 두꺼운 산화막 형성 영역이 형성된 실리콘 기판을 세정하는 전처리 단계와,
    상기 전처리된 실리콘 기판과 상기 질화막을 산화시켜 상기 질화막에 의해 덮여 있는 기판부분에는 얇은 산화막을 형성시키고 상기 두꺼운 산화막 형성 영역에는 두께가 두꺼운 산화막을 성장시키는 단계를 구비하는 이중 산화막 형성 방법.
  16. 제15항에 있어서, 상기 실리콘 질화막의 두께는 10 내지 100Å인 것을 특징으로 하는 이중 산화막 형성 방법.
  17. 제15항에 있어서, 상기 전처리 단계는 NH4F, HF, H2O가 혼합되어 있는 제1 세정액과, NH4OH, H20, H202가 혼합된 제2 세정액을 사용하는 것을 특징으로 하는 이중 산화막 형성 방법.
  18. 제15항에 있어서, 상기 전처리 단계는 NH4F, HF, H2O가 혼합되어 있는 제1 세정액과, NH4OH, H20, H202가 혼합된 제2 세정액 및 HF를 사용하는 것을 특징으로 하는 이중 산화막 형성 방법.
  19. 제1항 또는 제15항에 있어서, 상기 전처리 공정이 진행된 후 실리콘 질화막의 두께는 50Å 이하인 것을 특징으로 하는 이중 산화막 형성 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100528445B1 (ko) * 1997-12-10 2006-02-13 삼성전자주식회사 이중 게이트 산화막 형성 방법
KR100338764B1 (ko) * 1999-09-20 2002-05-30 윤종용 반도체 기판의 오염 물질을 제거하기 위한 세정액 및 이를 이용한 세정방법
KR100494322B1 (ko) * 1999-12-22 2005-06-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR20010066284A (ko) * 1999-12-31 2001-07-11 황인길 박막 증착 공정에 있어서 웨이퍼별 두께 변화 방지 방법
US7528015B2 (en) * 2005-06-28 2009-05-05 Freescale Semiconductor, Inc. Tunable antifuse element and method of manufacture
US8008146B2 (en) * 2009-12-04 2011-08-30 International Business Machines Corporation Different thickness oxide silicon nanowire field effect transistors
US8519479B2 (en) 2010-05-12 2013-08-27 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
US8420455B2 (en) 2010-05-12 2013-04-16 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
US8445337B2 (en) 2010-05-12 2013-05-21 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
US8394667B2 (en) 2010-07-14 2013-03-12 Micron Technology, Inc. Methods of forming memory cells, and methods of patterning chalcogenide-containing stacks
US9583591B2 (en) * 2014-03-14 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Si recess method in HKMG replacement gate technology

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374560A (en) * 1989-04-03 1994-12-20 The University Of Colorado, Inc. Method for screening and distinguishing between cobalamin and folic acid deficiency based on assay for cystathionine and 2-methylcitric acid
JPS6457627A (en) * 1987-08-28 1989-03-03 Fujitsu Ltd Manufacture of semiconductor device
JP2504558B2 (ja) * 1989-03-31 1996-06-05 日産自動車株式会社 熱酸化膜の形成方法
US5190792A (en) * 1989-09-27 1993-03-02 International Business Machines Corporation High-throughput, low-temperature process for depositing oxides
JP2639202B2 (ja) * 1990-10-18 1997-08-06 富士通株式会社 半導体装置の製造方法
KR940009597B1 (ko) * 1991-08-22 1994-10-15 삼성전자 주식회사 반도체장치의 게이트산화막 형성법
JPH0590254A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 半導体装置の製造方法
US5362685A (en) * 1992-10-29 1994-11-08 Advanced Micro Devices, Inc. Method for achieving a high quality thin oxide in integrated circuit devices
JP2897636B2 (ja) * 1994-03-25 1999-05-31 住友金属工業株式会社 シリコン基板の酸化方法
KR0136935B1 (ko) * 1994-04-21 1998-04-24 문정환 메모리 소자의 제조방법
US5486266A (en) * 1994-09-01 1996-01-23 Taiwan Semiconductor Manuf. Company Method for improving the adhesion of a deposited metal layer
US5550075A (en) * 1995-01-19 1996-08-27 United Microelectronics Corporation Ion implanted programmable cell for read only memory applications
JPH09223685A (ja) * 1996-02-14 1997-08-26 Sony Corp プラズマ処理装置およびプラズマ処理方法
JPH09260664A (ja) * 1996-03-26 1997-10-03 Nippon Steel Corp 半導体装置の製造方法

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