KR100262010B1 - 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 제조 방법에 관한 것으로서, 반도체기판 상에 형성된 매립절연층에 의해 상기 반도체기판과 전기적으로 분리된 제 1 도전형의 활성층 상에 마스크층을 형성하는 공정과, 상기 마스크층 및 활성층을 패터닝하여 드레인영역을 정의하고 상기 활성층의 측면에 상기 활성층의 상부를 노출시키는 측벽을 형성하는 공정과, 상기 측벽이 형성된 드레인영역에 다결정실리콘을 증착하고 상기 마스크층과 평탄화하여 다결정실리콘층을 형성하는 공정과, 상기 마스크층을 제거하고 상기 활성층 상에 게이트산화막을 형성하고 상기 다결정실리콘층 측면의 상기 게이트산화막 상에 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 활성층 및 상기 다결정실리콘층에 활성층과 도전형이 다른 제 2 도전형의 불순물을 도핑하여 소오스/드레인영역을 형성하는 공정을 구비한다. 따라서, 본 발명에서는 비대칭형 드레인 구조를 갖는 트랜지스터를 형성하여 반도체 장치에의 단 채널 특성 및 전류 구동특성을 개선할 수 있는 이점이 있다.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로서, 특히, SOI 구조를 갖는 반도체장치에서 단 채널 특성 및 전류 구동특성을 개선할 수 있는 자기 정렬 방식의 비대칭형 드레인 구조를 갖는 트랜지스터의 제조 방법에 관한 것이다.
SOI(Silicon On Insulator) 구조는 매립절연층 상에 실리콘 단결정 박막을 형성하고 그 위에 트랜지스터를 포함하는 반도체소자를 형성한 구조이다. SOI 구조는 완전한 소자 분리구조를 실현할 수 있으므로 고속 동작이 가능하고, PN 접합 분리구조에서 나타나는 기생 MOS(Metal Oxide Semiconductor) 트랜지스터나 기생 바이폴러 트랜지스터 등의 능동적 기생 효과가 없으므로 래치 업(latch up) 현상이나 소프트 에러 현상이 없는 회로를 구성할 수 있는 이점이 있다.
SOI 구조를 형성하는 방법으로는 매립절연층인 산화실리콘 상에 다결정 또는 비정질 실리콘 박막을 퇴적하고 이 실리콘 박막을 가로방향으로 용융 재결정시키고 또한 고상성장시키는 퇴적막 재결정화법, 사파이어 등의 단결정 절연층 상에 단결정을 성장시키는 에피텍셜 퇴적법, 반도체 기판 중에 산화실리콘 등의 절연층을 매입하는 단결정 분리법 등이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이 도전형의 띤 반도체기판(11), 예를 들어 p형의 반도체기판(11)에 SIMOX(Separation by IMplanted OXygen) 방법 등과 같은 통상적인 SOI 형성 방법으로 매립절연층(13)을 형성한다. 상기에서 매립절연층(13)으로 전기적으로 상기 반도체기판(11)과 분리된 상기 매립절연층(13)의 상부가 트랜지스터가 형성되는 활성층(15)이 되고 상기 활성층(15)은 상기 반도체기판(11)과 같은 p형의 도전형을 띤다.
그리고, 도 1b와 같이 상기 p형의 활성층(15) 상에 열산화의 방법으로 게이트산화막(16)을 형성하고 상기 게이트산화막(16) 상에 화학 기상 증착(Chemical Voper Deposition : 이하, CVD라 칭함) 방법으로 불순물이 도핑된 다결정실리콘(polysilicon)을 증착한다. 그런 후에, 상기 다결정실리콘층 및 게이트산화막(16)을 포토리쏘그래피(Photolithograpy) 방법으로 이방성 식각하여 상기 활성층(15)의 소정 부분에 게이트(17)를 형성한다.
그런 다음에 도 1c에 나타낸 바와 같이 상기 게이트(17)를 마스크로 사용하여 상기 활성층(15)과 반대 도전형을 갖는 n형의 불순물, 예를 들면, 붕소(B)와 같은 불순물을 고농도로 이온주입하여 소오스/드레인 영역(Source/Drain region)으로 사용되는 불순물영역(19)을 형성한다. 상기에서 게이트(17)의 하부, 즉, 상기 불순물영역(19)의 사이가 채널이 되고 p형의 활성층(15)에 상기 n형의 불순물영역(19)으로 인해 동작시에 n형의 채널을 갖는 트랜지스터가 형성된다.
상술한 바와 같이 종래에는 트랜지스터를 형성하는 방법으로 제 1 도전형의 활성층 상의 소정 부분에 게이트산화막을 개재시킨 게이트를 형성하고 상기 게이트를 마스크로 사용하여 상기 활성층 상에 제 2 도전형의 불순물을 도핑하여 소오스/드레인 영역으로 사용되는 제 2 도전형의 불순물영역을 형성하였다.
그러나, 상술한 종래에는 소자가 미세화 됨에 따라 발생하는 단채널효과와 활성층이 얇기 때문에 발생되는 저항의 증가로 인해 전류 구동 특성이 저하되는 문제가 있었다.
따라서, 본 발명의 목적은 단채널효과 및 전류 구동 특성의 저하를 방지할 수 있는 SOI 구조의 트랜지스터의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 트랜지스터의 제조 방법은 반도체기판 상에 형성된 매립절연층에 의해 상기 반도체기판과 전기적으로 분리된 제 1 도전형의 활성층 상에 마스크층을 형성하는 공정과, 상기 마스크층 및 활성층을 패터닝하여 드레인영역을 정의하고 상기 활성층의 측면에 상기 활성층의 상부를 노출시키는 측벽을 형성하는 공정과, 상기 측벽이 형성된 드레인영역에 다결정실리콘을 증착하고 상기 마스크층과 평탄화하여 다결정실리콘층을 형성하는 공정과, 상기 마스크층을 제거하고 상기 활성층 상에 게이트산화막을 형성하고 상기 다결정실리콘층 측면의 상기 게이트산화막 상에 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 활성층 및 상기 다결정실리콘층에 활성층과 도전형이 다른 제 2 도전형의 불순물을 도핑하여 소오스/드레인영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시하는 공정도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시하는 공정도.
＜도면의 주요 부분에 대한 부호의 간단한 설명＞
21 : 반도체기판 23 : 매립절연층
29 : 측벽 31 : 드레인영역
33 : 게이트산화막 35 : 게이트
37 : 소오스영역
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이 도전형의 띤 반도체기판(21), 예를 들어 p형의 반도체기판(21)에 SIMOX 방법 등과 같은 통상적인 SOI 형성 방법으로 매립절연층(23)을 형성한다. 상기에서 매립절연층(23)으로 전기적으로 상기 반도체기판(21)과 분리된 상기 매립절연층(23)의 상부가 트랜지스터가 형성되는 활성층(25)이 되고 상기 활성층(25)은 상기 반도체기판(21)과 같은 p형의 도전형을 띤다. 상기의 p형의 활성층(25) 상에 산화실리콘 및 질화실리콘을 순차적으로 증착하여 제 1 및 제 2 절연막(26)(27)을 형성한다. 상기에서 제 1 절연막(26)은 상기 마스크층으로 사용될 제 2 절연막(27)의 접착력을 향상시키기 위한 버퍼층이다.
그리고, 도 2b에 나타낸 바와 같이 상기 제 2 절연막(27), 제 1 절연막(26) 및 활성층(25)을 포토리쏘그래피 방법으로 패터닝하여 상기 활성층(25)의 드레인영역을 정의한다. 상기에서 매립절연층(23)은 소정 깊이로만 식각되어 상기 반도체기판(21)의 노출을 방지한다.
그런 다음 상기 정의된 드레인영역을 덮도록 상기 활성층(25)과 같은 P형의 불순물이 도핑된 다결정실리콘, 불순물이 도핑되지 않은 다결정실리콘, 산화실리콘, 또는, 질화실리콘 등을 증착하고 에치백하여 상기 소정 깊이로 패터닝된 상기 활성층 및 매립절연층(25)(23)의 측면에 상기 활성층(25)의 상부 소정 부분은 노출시키는 측벽(29)을 형성한다.
상기에서 측벽(29)으로 상기 활성층(25)과 같은 p형의 불순물이 도핑된 다결정실리콘을 사용할 경우에는 그 불순물 농도가 2×1012∼1×1014/㎠정도가 되어 펀치쓰루를 방지할 수 있고 또, 불순물이 도핑되지 않은 다결정실리콘을 사용하여 측벽(29)을 형성할 경우에는 후속 진행 공정 중의 열 사이클로 인해 상기 불순물이 도핑되지 않은 측벽(29)으로 불순물이 확산되어 전류 구동 특성을 향상시킬 수 있다. 그런 후에, 상기 측벽(29)이 형성된 드레인영역에 다결정실리콘을 증착하고 상기 제 2 절연막(27)과 평탄화하여 다결정실리콘층(31)을 형성한다. 상기에서 다결정실리콘층(31)은 불순물이 도핑된 다결정실리콘층을 사용하여 형성하여 드레인으로 형성하거나, 또는, 이후에 소오스영역을 형성하기 위한 n형의 불순물을 이온주입할 때, 동시에 도핑하여 드레인영역을 형성하는 방법이 있다.
그리고, 도 2c와 같이 상기 마스크로 사용된 제 2 및 제 1 절연막(27)(26)을 순차적으로 제거한 후 상기 활성층(25) 및 다결정실리콘(31)을 열산화하여 게이트산화막(33)을 형성하고 상기 게이트산화막(33) 상에 불순물이 도핑된 다결정실리콘을 증착하고 패터닝하여 상기 다결정실리콘층(31)의 일측에 게이트산화막(33)으로 전기적으로 분리된 게이트(35)를 형성한다.
이후에, 도 2d와 같이 상기 게이트(35)를 마스크로 사용하여 상기 활성층(25)과 다결정실리콘층(31)에 상기 활성층(25)과 도전형이 다른 n형의 불순물을 이온주입하고 어닐링하여 상기 다결정실리콘층(31) 및 노출된 활성층(25)에 n형의 소오스영역(37) 및 상기 다결정실리콘층(31)에 불순물을 도핑하여 드레인영역을 형성한다.
상술한 바와 같이, 본 발명에서는 활성층 상에 마스크층을 형성하고 상기 마스크층 및 활성층을 제거하여 드레인영역을 정의하고 상기 정의된 드레인영역에 측벽이 형성된 다결정실리콘층을 형성하고 게이트산화막을 개제시킨 게이트를 형성한 후, 활성층과 반대 도전형의 불순물을 도핑하여 비대칭 구조를 갖는 소오스/드레인영역을 형성하였다.
따라서, 본 발명에서는 비대칭형 드레인 구조를 갖는 트랜지스터를 형성하여 반도체 장치에의 단 채널 특성 및 전류 구동특성을 개선할 수 있는 이점이 있다.
Claims (3)
- 반도체기판 상에 형성된 매립절연층에 의해 상기 반도체기판과 전기적으로 분리된 제 1 도전형의 활성층 상에 마스크층을 형성하는 공정과,상기 마스크층 및 활성층을 패터닝하여 드레인영역을 정의하고 상기 활성층의 측면에 상기 활성층의 상부를 노출시키는 측벽을 형성하는 공정과,상기 측벽이 형성된 드레인영역에 다결정실리콘을 증착하고 상기 마스크층과 평탄화하여 다결정실리콘층을 형성하는 공정과,상기 마스크층을 제거하고 상기 활성층 상에 게이트산화막을 형성하고 상기 다결정실리콘층 측면의 상기 게이트산화막 상에 게이트를 형성하는 공정과,상기 게이트를 마스크로 사용하여 상기 활성층 및 상기 다결정실리콘층에 활성층과 도전형이 다른 제 2 도전형의 불순물을 도핑하여 소오스/드레인영역을 형성하는 공정을 구비하는 트랜지스터의 제조 방법.
- 청구항 1에 있어서 상기 측벽을 제 1 도전형의 불순물이 도핑된 다결정실리콘, 불순물이 도핑되지 않은 다결정실리콘, 산화실리콘, 또는, 질화실리콘으로 형성하는 트랜지스터의 제조 방법.
- 청구항 1 또는 청구항 2에 있어서 상기 제 1 도전형의 불순물이 도핑된 다결정실리콘을 제 1 도전형의 불순물 농도가 2×1012∼1×1014/㎠정도가 되도록 형성하는 트랜지스터의 제조 방법.
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